KR940006170B1 - 연판정 알고리즘을 이용한 직접 확산 수신기 - Google Patents

Abstract

내용 없음.

Description

연판정 알고리즘을 이용한 직접 확산 수신기

제 1 도는 종래의 회로도.

제 2 도는 본 발명의 블럭도.

제 3 도는 제 2 도에 따른 구체 회로도.

본 발명은 대역 확산 통신 시스템(Spread Spectrum System)의 연판정 알고리즘(Soft Decision Algorithm)을 이용한 직접 확산 수신기(Direct Sequence Receiver)에 관한 것으로, 특히 직접 확산 수신기의 역확산 복조를 디지탈화함으로써 시스템을 상용화 할 수 있는 연판정 알고리즘을 이용한 직접 확산 수신기에 관한 것이다.

일반적으로 통신 시스템에 있어서 대역 확산 시스템은 설계자나 사용자가 통신의 간섭이나 탐지로부터 정보를 보호하고자 하는 목적에서 비롯된 통신 방식으로 전송신호의 주파수 대역폭이 메세지 신호의 주파수 대역폭보다 훨씬 넓은 통신 시스템이다.

대역 확산에 사용되는 신호 대역폭은 적어도 정보율(information rate) 보다 약 10배에서 100배는 되어야 하며, 사용되는 기법으로는 직접 확산(direct sequence : DS), 주파수 도약(frequence hopping : FH), 첩(chirp), 시간 도약(time hopping : TH), 하이브리드(hybrids) 기법 등이 있다. 이러한 기법중에서 직접 확산(DS) 기법은 코드 시퀀스(code sequence)로 반송 주파수를 변조하는 방법으로 위성통신 분야에 널리 쓰인다.

이러한 직접 확산 시스템의 송신측은 전송하고자 하는 정보의 대역폭보다 훨씬 더 넓은 RF(Radio Frequency) 대역폭으로 정보를 전송하고 있으며, 수신측에서는 미리 설정된 PN 코드등의 부호를 사용하여 원래의 정보(신호)를 복구한다.

통상적인 직접 확산 시스템내의 직접 확산 수신기의 역확산 복조는 아나로그(Analog) 회로로써 구현하는 방식이었다.

제 1 도를 참조하여 종래의 직접 확산 수신기를 설명한다.

안테나(ANT)로부터 수신된 확산 신호는 곱셉기(1)로 인가되며, 상기 곱셈기(1)는 상기 확산신호와 PN(Pseudo Noise) 부호 발생기(3)에서 제공되는 PN 부호를 곱하여 복조부(5)로 출력한다.

상기 회로의 동작은 전송측에서 전송되어진 상기 확산 신호를 다시 원래의 대역폭을 가진 신호로 환원시키는 역확산 과정임을 알 수 있게 되며, 상기 과정에서 송신측과 동일한 PN 부호를 사용하여야만 역확산 동작을 수행할 수 있으며 통신의 비화성도 유지되는 것이다. 상기 PN 부호의 특성에 따라 부호 분할 다원 접속(CDMA : Code Division Multiple Access)이 가능하며, 상기 곱셈기(1)에서 역확산된 신호는 상기 복조부(5)에서 복조되어 원래의 정보가 복구되어진다. 여기서 상기의 직접 확산 수신기에서는 역확산 과정을 먼저 행하는데, 상기 곱셉기(1)의 역확산 회로는 매우 복잡한 아나로그 회로로써 이루어져 있게 된다. 즉 종래의 직접 확산 수신기는 역확산 과정에서 아나로그 회로를 채용함에 의해 시스템 구현이 어렵고 이를 상용 집적회로(예를 들어 LSI)화 할 수 없는 문제점이 있었다.

따라서 본 발명의 목적은 직접 확산 수신기의 역확산 복조를 디지탈화할 수 있는 직접 확산 수신기를 제공함에 있다.

본 발명의 또다른 목적은 직접 확산 수신기를 디지탈화함으로써 시스템을 상용 집적회로화하여 비용이 저렴한 직접 확산 수신기를 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명은 PN 부호와 데이타가 포함된 아나로그 신호를 샘플링 정보에 의해 디지탈 신호로 변환하기 위한 변환 수단과, 상기 변환 수단의 디지탈 신호를 소정 지연시킨후 최대치를 판정하여 파형 정형하기 위한 파형 정형 수단과, 상기 파형 정형된 디지탈 신호를 직렬 변환후 동기된 PN 부호와 곱하여 역확산시키기 위한 역확산 수단과, 상기 역확산 수단의 역확산된 디지탈 신호를 병렬 변환하여 누적 가산하기 위한 가산 수단과, 상기 가산 수단의 누적 가산된 디지탈 신호를 일시적으로 기억 저장하기 위한 래치 수단과, 상기 래치 수단의 상기 디지탈 신호를 연판정 알고리즘에 따른 기준값과 비교하여 원래의 정보를 출력하기 위한 레벨 변환 수단과, 상기 PN 부호와 같은 주기의 클럭 및 분할 클럭들을 입력 게이팅하여 상기 각 수단들의 동작에 필요한 클럭을 제공하기 위한 클럭 발생 수단과, 상기 클럭 발생 수단의 클럭 및 리셋 신호를 입력하여 상기 래치 수단을 카운팅하기 위한 카운팅 수단으로 구성됨을 특징으로 한다.

따라서 본 발명의 목적인 디지탈 회로 구현은 상기의 수단들로써 이루어짐을 알 수 있게 될 것이다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.

제 2 도는 본 발명의 블럭도로서, 안테나(ANT)로부터 수신되는 PN 부호와 데이타가 포함된 아나로그 신호를 캐리어(Carrier)와 곱하여 하이레이트(High rate) 복조를 수행하기 위한 곱셉기(1)와, 상기 곱셈기(1)의 출력을 로우 패스 필터링하기 위한 LPF(10)와, 상기 LPF(10)의 로우패스 필터링된 상기 신호를 원래의 정보로 복원시키기 위한 연판정 가산 비교 변환 복조기(200)로 구성되어 있다.

상기 연판정 가산 비교 변환 복조기(Soft decision Adding Comparing Converting Demodulator)(200)는 상기 변환 수단에 대응되는 A/D(21)와, 상기 파형 정형수단에 대응되는 비교부(22)와, 상기 역확산 수단에 대응되는 곱셈기(23)와, 상기 가산 수단에 대응되는 가산부(24)와, 상기 래치수단에 대응되는 래치부(25)와, 상기 레벨 변환 수단에 대응되는 레벨 변환부(26)와, 상기 클럭 발생 수단에 대응되는 클럭 발생부(27)와, 상기 카운팅 수단에 대응되는 카운터부(28)로 이루어져 있다.

제 3 도는 제 2 도에 따른 일실시예의 회로도이다.

이하 본 발명의 일실시예를 제 3 도에 의거 상세히 설명한다.

먼저 A/D(21)의 입력단(IN)으로 입력되는 하이레이트 디지탈 복조를 거친 PN 부호와 데이타가 포함된 아나로그 신호이다.

상기 A/D(21)는 상기 아나로그 신호를 샘플링 정보 입력단(303)의 샘플링 정보에 의해 상기 PN 부호 한 주기에 3비트씩 샘플링하여 디지탈 신호로 변환 출력한다.

상기 디지탈 신호는 비교부(22)의 래치(304,305)로 입력된다.

상기 래치(304,305)에 의해 소정 시간 지연된 상기 디지탈 신호는 비교기(306) 및 먹스(307)에 의해 최대치 판정되어 완전한 구형파로 정형된다.

상기 정형된 디지탈 신호는 래치(308)에 의해 소정 지연된후 상기 곱셈기(23)의 병직렬 변환기(309)로 입력된다.

상기 병직렬변환기(309)는 상기 디지탈 신호를 직렬 변환후 익스크루시브 노아게이트(312)로 출력한다.

상기 익스크루시브 노아게이트(312)는 상기 직렬 변환된 디지탈 신호와 PN 부호 입력단(3)으로 입력되는 PN 부호를 동기시키기 위해 래치하는 래치(311)의 동기된 PN 부호를 곱하여 상기 디지탈 신호를 역확산 시킨다.

상기 역확산된 디지탈 신호는 가산부(24)의 직병렬변환기(313)에 의해 병렬 변화되어 래치(314)로 입력된다.

상기 래치(314)에서 소정 지연된 디지탈 신호는 가산기(315-317)로 차례로 입력되어 누적 가산된다.

상기 가산기(315-317)의 출력은 래치부(25)의 래치(318-321)로 입력되어 일시 저장된다.

상기 래치(318-321)에서 일시 저장된 상기 디지탈 신호는 카운터부(28)의 카운팅 클럭에 의해 레벨 변환부(26)의 비교기(325-327)로 입력된다. 즉 이는 3비트씩 샘플링된 PN 데이타를 PN 부호 1주기에 해당하는 만큼 누적 가산하여 그 값을 연판정 알고리즘에 따라 상기 레벨 변환부(26)에서 판정하여 원래의 정보를 복원하기 위한 원리이다. 따라서, 연판정 알고리즘은 2비트 이상씩 양자화하여 수신신호를 처리하는 것을 의미하며, 본 발명에 따르는 연판정 알고리즘은 3비트 단위로 처리됨을 알 수 있다.

따라서 상기 레벨 변환부(26)는 상기 누적 가산된 값과 연판정 알고리즘에 따라 16진수화한 기준치(threshold)를 비교기(325-327)로써 비교하여 출력단(out)으로 2진 데이타화된 디지탈 신호를 출력하는 것이다.

여기서 클럭 발생부(27)로 입력되는 클럭을 살피면, 입력단(X)의 클럭은 상기 PN 부호와 같은 주기의 클럭이고, 입력단(Y)의 클럭은 상기 PN 부호의 1/2 주기의 클럭이고, 입력단(Z)의 클럭은 상기 PN 부호의 1/4 주기의 클럭이다.

상기의 클럭들은 래치(336), 노아게이트(335), 앤드게이트(334), 인버터(332-333)로 구성된 클럭 발생부(27)에 의해 게이팅되어 상기 각부의 동작 타이밍에 맞도록 각각 출력 공급된다.

또한 카운터부(28)는 카운터(322), 앤드게이트(340), 낸드게이트(323), 인버터(324), 래치(339)로 구성되어 상기 카운팅 클럭을 출력하며 리셋 입력단(338)의 리셋 신호에 의해 시스템을 리셋시킨다.

본 실시예에서는 시프트 레지스터의 단수가 7개인 골드코드(Gold code)를 상기 PN 부호로 사용하였으며 필요에 따라 확장이 용이하다.

따라서 종래의 직접 확산 수신기의 아나로그 회로에서 동작하였던 역확산과정을 본 발명에서는 연판정 알고리즘을 이용하여 모두 디지탈하는 것을 알 수 있게 된다.

상술한 바와 같이 본 발명은 직접 확산 수신기의 역확산 복조를 디지탈화할 수 있는 이점이 있으므로 시스템을 저렴한 가격으로 구현할 수 있는 장점이 있다.

Claims (4)

1. 대역 확산 통신 시스템의 직접 확산 수신기에 있어서, PN 부호와 데이타가 포함된 아나로그 신호를 샘플링 정보에 의해 디지탈 신호로 변환하기 위한 변환 수단과, 상기 변환 수단의 디지탈 신호를 소정 지연 시킨후 최대치를 판정하여 파형 정형하기 위한 파형 정형 수단과, 상기 파형 정형된 디지탈 신호를 직렬 변환후 동기된 PN 부호와 곱하여 역확산시키기 위한 역확산 수단과, 상기 역확산 수단의 역확산된 디지탈 신호를 병렬 변환하여 누적 가산하기 위한 가산 수단과, 상기 가산 수단의 누적 가산된 디지탈 신호를 일시적으로 기억 저장하기 위한 래치 수단과, 상기 래치 수단의 상기 디지탈 신호를 연판정 알고리즘에 다른 기준값과 비교하여 원래의 정보를 출력하기 위한 레벨 변환 수단과, 상기 PN 부호와 같은 주기의 클럭 및 분할 클럭들을 입력 게이팅하여 상기 각 수단들의 동작에 필요한 클럭을 제공하기 위한 클럭 발생 수단과, 상기 클럭 발생 수단의 클럭 및 리셋 신호를 입력하여 상기 래치 수단을 카운팅하기 위한 카운팅 수단으로 구성됨을 특징으로 하는 연판정 알고리즘을 이용한 직접 확산 수신기.
2. 제 1 항에 있어서, 상기 파형 정형 수단이 래치(304-305,308) 및 비교기(306), 먹스(MUX)로 구성됨을 특징으로 하는 연판정 알고리즘을 이용한 직접 확산 수신기.
3. 제 1 항에 있어서, 상기 역확산 수단이 병직렬변환기(309) 및 익스크루시브 노아게이트(312)로 구성됨을 특징으로 하는 연판정 알고리즘을 이용한 직접 확산 수신기.
4. 제 1 항에 있어서, 상기 레벨 변환 수단이 비교기(325-327)로 구성됨을 특징으로 하는 연판정 알고리즘을 이용한 직접 확산 수신기.