JPH03226135A

JPH03226135A - スペクトラム拡散通信用相関器

Info

Publication number: JPH03226135A
Application number: JP2021044A
Authority: JP
Inventors: Mitsuo Yamamoto; 満夫山本
Original assignee: Futaba Corp
Current assignee: Futaba Corp
Priority date: 1990-01-31
Filing date: 1990-01-31
Publication date: 1991-10-07
Anticipated expiration: 2011-01-10
Also published as: JPH082032B2; US5144640A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、クレーン等のラジオコントロール制御、構内
通信あるいは秘話通信等に利用されるスペクトラム拡散
通信装置に使用可能な相関器に関し、特に、マツチドフ
ィルタ方式の相関器に関する。

（従来の技術）従来から、スペクトラム拡散通信が秘話通信、遠隔制御
、ローカルエリアネットワーク等種々の分野で研究され
また一部では実用化されている。

スペクトラム拡散通信の一方式として直接拡散（ＤＳ）
方式があるが、受信信号を復号するために、送信側と受
信側との同期をとる必要がある。

通常、拡散信号の復号には相関復号を行うが、この一方
式として遅延ロックループ（ＤＬＬ）を用いる方式があ
る。ＤＬＬ方式の場合、同期補足の時間や安定動作の点
で問題があり、近年、マツチドフィルタ（適応フィルタ
）方式のものが注目されている。

マツチドフィルタとして、弾性表面波（ＳＡＷ）を使用
する方式、デジタル回路を使用する方式等があり、高速
同期が可能なこと、動作が安定であること等の利点を有
する。しかし、ＳＡＷを使用する方式は、伝搬時の信号
減衰等の問題がある。

マツチドフィルタを用いた相関演算は、以下の式で表さ
れる。

ユニで、ｄｋは入力信号、Ｐ（ｋ＋ｎ）は拡散符号の各
ビット、Ｎは拡散符号のコード長である。

従って、拡散符号のコード長に等しい回数Ｎ回だけ積和
演算を行うことにより上式を実現できる。

第３図に、デジタル回路で上式を実現した従来のマツチ
ドフィルタのブロック図を示す。

第３図において、３０１はシフトレジスタ、３０２は乗
算器、３０３は加算器である。送信側から受信した入力
信号Ｖｉは、ベースバンド信号を拡散符号により拡散し
た信号であり、シフトレジスタ３０１に順次入力される
。シフトレジスタ３０１に格納されたデータｄｏ−ｄＮ
は、各々、送信側の拡散符号部間−の拡散符号と乗算さ
れる。即ち、拡散符号の各ビットＰｏ−ＰＮと乗算器３
０２により乗算される。その後、加算器３０３により加
算され、ベースバンド信号に相当する相関出力信号ｖｏ
が得られる。

（発明が解決しようとする問題点）第３図のように構成されたマツチドフィルタにより、高
速同期、動作の安定化を図ることが可能である。

しかしながら、Ｎ個の乗算器、Ｎタップの加算器を使用
しているため、回路構成が複雑であり又、高価になると
いう問題があった。さらに、デジタル方式の場合、乗算
器の演算速度に限界があり、処理速度を上げられないと
いう問題があった。

本発明は前記問題点に鑑みなされたもので、簡単な構造
で高速同期可能なスペクトラム拡散通信用相関器を提供
することを目的としている。

（問題を解決するための手段）本発明のスペクトラム拡散通信用相関器は、入力信号を
デジタル信号に変換するアナログｌデジタル変換器と、
前記アナログｌデジタル変換器の出力信号を記憶する記
憶装置と、送信側の拡散符号と同一の拡散符号を出力す
る拡散符号発生器と、前記拡散符号発生器の出力信号に
応答して前記記憶装置の出力信号を反転する反転器と、
前記反転器の出力信号を累積加算する加算器とを備えて
いる。

（作用）拡散符号発生器から送信側の拡散符号と同一の拡散符号
を発生し、前記拡散符号中の所定電圧レベルの信号に応
答して、反転器により前記記憶装置の出力信号を反転す
る。この反転器の出力信号を累積加算し、相関出力信号
を得る。

（実施例）第１図は、本発明のスペクトラム拡散通信用相関器のブ
ロック図である。

第１図において、基準信号発生器１０１が発生する基準
周波数の信号ｖｒは拡散符号発生器１０３の制御端子お
よびタイミング信号発生器１０２の制御端子に入力され
る。拡散符号発生器１０３は、信号Ｖ、に同期して、送
信側（図示せず）と同一の拡散符号を発生する。一般に
、拡散符号としてはＰＮ（Ｐｓｅｕｄ。

Ｎｏ１ｓｅ）符号が使用される。本実施例でも拡散符号
として、ベースバンド信号と同一周期のＰＮ信号を使用
してる。タイミング信号発生器１０２はカウンタ等によ
り構成されており、信号ｖｒを計数して各種のタイミン
グ信号を発生する。アドレス信号発生器１０４はエンコ
ーダにより構成されており、等価的には、１サイクルご
とにカウント値が増加するプログラムカウンタ（ｐｃ）
と、タイミング信号発生器１０２からの信号を計数し前
記ＰＣの出力信号を加算する加算器とにより構成される
。このように構成されたアドレス信号発生器１０４は、
その制御端子に順次入力されるタイミング信号発生器１
０２からのタイミング信号をエンコードし、順次、アド
レス信号ｖａとして記憶装置１０５に入力する。

一方、受信部（図示せず）でＦＭ（Ｆｒｅｑｕｅｎｃｙ
Ｍｏｄｕｒａｒｉｏｎ）復調等の処理を施された入力信
号Ｖｉは、アナログ／デジタル（Ａ／Ｄ）変換器１０６
に入力される。ここで、入力信号ｖｉは、ベースバンド
信号を送信側の拡散符号で拡散した信号である。ん０変
換器１０６の制御端子にはタイミング信号発生器１０２
から、ん０変換動作を制御するためのタイミング信号Ａ
のが入力される。んＤ変換器１０６の出力信号は記憶装
置１０５の入力端子に入力される。記憶装置１０５はタ
イミング信号発生器からの読出しｌ書込み信号＆Ｗに応
答してん０変換器１０６の出力信号を記憶し又、その記
憶データを符号反転器１０７に入力する。符号反転器１
０７は、２の補数回路等、種々の回路により構成できる
ものである。符号反転器１０７は記憶装置１０５からの
信号を、拡散符号発生器１０３からの拡散符号Ｖ、の電
圧レベルに応じて反転し、加算部１０８の一方の入力端
子に入力する。加算部１０８は、２入力端子の加算回路
で構成される。

加算部１０８の出力信号は、ラッチ回路１０９に入力さ
れる。ラッチ回路１０９の出力信号はラッチ回路１１１
を介して相関出力信号ｖｏとして出力される一方、ラッ
チ回路１１０を介して加算部１０８の他方の入力端子に
入力される。ラッチ回路１０９〜１１１の各制御端子に
は、タイミング信号発生器１０２がらのタイミング信号
が入力される。加算部１０８、ラッチ回路１０９〜１１
１は累積加算器１１２を構成している。ランチ回路１１
１からの相関出力信号ｖｏはデジタル信号であるため、
アナログ出力信号を所望する場合は、デジタルｌアナロ
グ（Ｄ／Ａ）変換器１１３を設けてアナログ信号に変換
し、アナログ出力信号ｖｓを得る。アナログ信号に変換
する必要がなければＤ／Ａ変換器１１３は不要である。

第２図は、第１図の相関器のタイミング図である。

以下、第１図、第２図を用いて本実施例の動作を説明す
る。

タイミング信号発生器１０２は基準信号発生器１０１の
出力信号ｖｒに応答して、読出しｌ書込み信号〜Ｗ、ん
０変換用タイミング信号ＡＤ、ラッチ制御信号ＬＥ１〜
ＬＥ３等を第２図に示すタイミングで発生する。ん０変
換器１０６は信号ＡＤの立上りに応答して、入力信号Ｖ
ｉをサンプリング後デジタル信号に変換し、記憶装置１
０５の入力端子に入力する。ここで、Ａ／Ｄ変換器１０
６は、入力信号Ｖｉの各ビットを複数回（ｎ回）デジタ
ル信号に変換する。本実施例では各ビットを半周期ずら
して２回づつデジタル信号に変換するものとする。

まず、信号＆Ｗが書込み信号Ｗの場合、記憶装置１０５
はアドレス信号Ｖａに対応するアドレスに、んＤコンバ
ータ１０６からのデジタル信号を記憶する。前記のよう
に、人力信号Ｖｉの各ビットは半周期ずらして２回づつ
デジタル信号に変換されるので、入力信号ｖｉのビット
長をＮとすれば、１ビツト長につき２Ｎ個の信号が記憶
されることとなる。記憶装置１０５には、後述するよう
な１データの積和演算を行う間、すくなくともその時点
のＮ回前までのデータを格納している。

次に、信号Ｗが読出し信号Ｒになると、記憶装置１０５
からはアドレス信号ｖａに応答して、奇数番目の記憶信
号が先入／先出（ＦＩＦＯ）方式で順次符号反転器１０
７に入力される。一方、拡散符号発生器１０３は、信号
ｖｒに応答して、拡散符号Ｖ、を符号反転器１０７の制
御端子に入力する。符号反転器１０７は、拡散符号ｖｒ
電圧レベルが１のときは記憶装置１０５からの信号を反
転せずに、又、電圧レベルが０のときは反転して順次出
力する。これにより乗算動作が行なわれる。符号反転器
１０７の出力信号Ｖ、は、加算部１０８の一方の入力端
子に入力する。

加算部１０８は、その両入力端子の入力信号を加算し、
ラッチ回路１０９に入力する。ラッチ回路１０９は、タ
イミング信号発生器１０２からのラッチ信号ＬＥ１の立
上りに応答して入力された信号をラッチするとともに、
ラッチ回路１１０．１１１にラッチした信号を入力する
。ラッチ回路１１０は、ラッチ信号ＬＥ２の立上りに応
答してその入力信号をラッチするとともに、加算部１０
８の他方の入力端子にラッチした信号を入力する。その
一方、ラッチ回路１１１は、ラッチ信号ＬＥ３の立上り
に応答してその入力信号をラッチするとともに相関出力
信号ｖｏを出力する。相関出力信号ｖｏは、Ｄ／Ａ変換
器１１３によりアナログ出力信号ＶＳに変換される。加
算部１０８およびラッチ回路１０９〜１１１は、第２図
に示すタイミングで前記動作を繰り返し、信号ｖｆの累
積加算が行われる。

ラッチ信号ＬＥ３の周期が１積和動作期間に相当し、こ
の期間内で、基準信号発生器１０１の出力信号Ｖｒに従
ってＮ回の積和動作が行われる。

信号ｖｒにおける時点０は、現在の入力データのＮサン
プル前のデータであり、ここから１積和動作が開始され
る。前述したような奇数番目の信号処理が終了後、偶数
番目の信号についても同じ処理を行ない、１サイクルの
動作が終了する。

奇数番目と偶数番目の信号について相関演算処理を行っ
ているため、ＰＮ信号Ｖ、と信号ＶｉのＰＮ符号との位
相が半周期ずれていても、奇数番目あるいは偶数番目の
信号のいずれかと同期がとれるので、高速同期が可能に
なる。

時点（Ｎ−１）で新しいデータのサンプリングを行ない
、以後同様の動作を行なう。

上述した動作を、各サイクルごとに位相を１データずつ
ずらし、非同期の相関演算を行なう。即ち、次のサイク
ルは、信号ｖｒの時点１から０までである。前記のデー
タの位相をずらす操作は、アドレス信号発生器１０４内
のＰＣが各サイクルごとに１増加し、アドレス信号Ｖａ
を１アドレスずつずらすことによりにより実現している
。

相関出力信号ｖｏには、拡散符号の同期がとれたとき正
のピーク値が生じ、逆相関のとき負のピーク値が生じる
。従って、信号■ｓには、相関出力信号ｖｏの正、負の
ピーク値が発生した時点に対応する位置に、第２図に示
すような正、負のピーク信号が得られる。ベースバンド
データの周期とＰＮ符号の周期とを同一にしているため
、正のピークがベースバンドデータの後縁部に相当する
こととなり、この点で同期がとれたことになる。

尚、本実施例では、奇数番目と偶数番目の信号について
相関演算処理を行っているため、ＰＮ信号Ｖ、と信号ｖ
ｉのＰＮ符号との位相が半周期ずれていても、奇数番目
あるいは偶数番目の信号のいずれかと同期がとれるため
高速同期が可能になるが、さらなる高速同期を必要とし
なければ、回路構成を簡略化するために除去してもよい
。

また、出力信号をアナログ信号に変換する必要がなけれ
ば、Ｄ／Ａ変換器１１３は不要である。

以上の如く、本実施例は従来の乗算器の代わりに符号反
転器１０７を用いているので、簡単な構成により高速処
理が可能となる。

加算器として２入力端子の加算部１０８と複数個のラッ
チ回路１０９〜１１１により累積加算器１１２を構成し
ているので、端子数の少ない加算器を実現できる。

また、構成が簡単なため回路の累積遅延が少なく、高速
処理が可能となる。

さらに、デジタル方式の非同期動作であるため、極めて
安定な動作を行うことが可能で又、高速同期が可能とな
る。

（発明の効果）以上述べた如く本発明は、従来の乗算器を用いることな
く、反転器と加算器により積和演算を行っているので、
構成を簡単にすることが可能となる。

さらに、デジタル方式の非同期動作であるため、極めて
安定な動作および高速同期が可能となる。

【図面の簡単な説明】

第１図は本発明のブロック図、第２図は第１図の回路の
タイミング図、第３図は従来の相関器のブロック図であ
る。

Claims

【特許請求の範囲】

入力信号をデジタル信号に変換するアナログ／デジタル
変換器と、前記アナログ／デジタル変換器の出力信号を
記憶する記憶装置と、送信側の拡散符号と同一の拡散符
号を出力する拡散符号発生器と、前記拡散符号発生器の
出力信号に応答して前記記憶装置の出力信号を反転する
反転器と、前記反転器の出力信号を累積加算する加算器
とを備えて成るスペクトラム拡散通信用相関器。