JP3953888B2 - データ伝送装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ディジタルデータを無線であるいは有線で伝送するデータ伝送装置に関するものである。
【０００２】
【従来の技術】
近年、多くの機器間で無線通信を使ったデータ伝送が行われるようになった。携帯電話やブルートゥース技術を使った家電製品の機器間の通信がそれにあたる。しかし、これらの通信方式では、ＲＦ帯にアップコンバートされたディジタルデータは一定の帯域において、一定のエネルギーレベルを占める。
【０００３】
【発明が解決しようとする課題】
通常、多くの通信機器が同時に使用されると、ＲＦ帯においても送受信データが近接してくる。この時、各通信機器において自分自身が必要とするデータのみをフィルタリングしダウンコンバートして復調できると問題は起こらないが、隣接するデータのエネルギーレベルが高いと、フィルタリングによって除去しきれずに、漏れ成分が残る。
【０００４】
この漏れ成分がデータの復調時に、折り返し歪等の発生の問題を起こし、ノイズの発生や誤動作の原因となっている。例えば、インパルス応答を考えた場合、図２（ａ）の時間波形を伝送するには、図２（ｂ）に示ようにＤＣ（直流）からω0の周波数までの帯域を使ってエネルギーレベルで「１」を送ることになる。つまり、ω0の周波数帯域を持った信号をエネルギーレベルで「１」を持たせてＲＦ帯に周波数変換して伝送することである。
【０００５】
しかし、他の通信機器が使用する周波数帯と送受信データの占有する周波数帯が近い場合、相互干渉を起こし、復調ノイズの発生や誤動作の原因となっている。この問題を防止するには、送受信データのエネルギーレベルを下げるか、お互いに干渉を起こさないようにデータの間隔を空けるしかない。送受信データのエネルギーレベルを下げるとデータの誤り率が増加し復調が困難になる。
【０００６】
また、周波数拡散によるデータ伝送方式が考えられているが、情報信号に拡散符号をかけ合わせる必要があり、送受信装置が複雑になる。
【０００７】
本発明の目的は、比較的簡単な構成で周波数拡散を実現でき、これによって送信データのエネルギーレベルのピークを下げることが可能で、他の通信機器との相互干渉をなくし、ノイズの発生や誤動作を防止することができるデータ伝送装置を提供することである。
【０００８】
【課題を解決するための手段】
図３は、本発明の前提となる符号化器のブロック図を示すものである。この符号化器は、図３に示すように、入力データ（ＮＲＺ（Non Return to Zero）符号で構成されるランダムな信号系列）１０を送信データとして２入力の排他的論理和回路１４の一方の入力端子に入力し、排他的論理和回路１４の出力を２段の遅延回路１６，１７を介して、排他的論理和回路１４の他方の入力端子に入力する。そして、排他的論理和回路１４の出力をプラス側とマイナス側の２つの入力を持つ加算回路１８のプラス側入力に入力し、２段の遅延回路１７の出力を加算回路１８のマイナス側入力に入力し、加算回路１８の出力を出力データ１９とする。また、入力データと同じ周期を有し入力データ１０に同期した入力クロック１１を２段の遅延回路１６，１７のクロック入力端子に供給する。
【０００９】
この符号化器の構成の場合、出力波形は、時間軸応答で図４（ａ）に示すように（１，０，−１）のポイントを通る。また、出力信号の周波数スペクトラムは、図４（ｂ）に示すように、ＤＣではエネルギーレベルが「０」、ω0／２のところでエネルギーレベルが最大の「２」となり、ω0までの帯域を持つ。
【００１０】
しかし、入力データのシンボルレートの（４×ｎ）倍（ｎは任意の整数）のクロックで、２段の遅延回路１６，１７を動かすと、出力データの周波数スペクトラムも（４×ｎ）倍に拡散される。ｎ＝１とした場合、出力データの周波数帯域は４倍の（４×ω0）の帯域まで拡散される。
【００１１】
この場合、出力データのエネルギーレベルのピークは、帯域がω0の時が「２」であったので、「０．５」まで下げても同じ伝送品位が得られる。また、ｎ＝２とすると、ピークレベルは「０．２５」まで押えることができる。
【００１２】
以上の知見を基にして、本発明のデータ伝送装置は、以下のように構成されている。
【００１３】
本発明の請求項１記載のデータ伝送装置は、入力データが一方の入力端子に入力される２入力の排他的論理和回路と、入力データと同じ周期を有する入力クロックのｍ倍（ｍは２以上の整数）の周波数を有しかつ入力データに同期した高速クロックがクロック入力端子に入力されるとともに、排他的論理和回路の出力がデータ入力端子に入力される第１段の遅延回路と、高速クロックがクロック入力端子に入力されるとともに、第１段の遅延回路の出力がデータ入力端子に入力され、出力が排他的論理和回路の他方の入力端子に入力される第２段の遅延回路と、プラス側入力とマイナス側入力とを有し、プラス側入力に排他的論理和回路の出力が入力され、マイナス側入力に第２段の遅延回路の出力が入力される加算回路とを備えている。そして、高速クロックのレートによって加算回路の出力データが送り出されるようにしている。
【００１４】
この構成によれば、排他的論理和回路、２段の遅延回路および加算回路からなる符号化器の構成において、第１段および第２段の遅延回路に対して、入力データと同じ周期を有する入力クロックのｍ倍（ｍは２以上の整数）の周波数を有しかつ入力データに同期した高速クロックを与えるだけの比較的簡単な構成で、周波数拡散を実現できる。これによって、送信データのエネルギーレベルのピークを下げることが可能で、他の通信機器との相互干渉をなくし、ノイズの発生や誤動作を防止することができる。
【００１５】
本発明の請求項２記載のデータ伝送装置は、入力データがデータ入力端子に入力され、入力データと同じ周期を有し入力データに同期した入力クロックがクロック入力端子に入力されるフリップフロップ回路と、フリップフロップ回路のデータ出力が一方の入力端子に入力される２入力の排他的論理和回路と、排他的論理和回路の出力がデータ入力端子に入力される第１段の遅延回路と、第１段の遅延回路の出力がデータ入力端子に入力され、出力が排他的論理和回路の他方の入力端子に入力される第２段の遅延回路と、プラス側入力とマイナス側入力とを有し、プラス側入力に排他的論理和回路の出力が入力され、マイナス側入力に第２段の遅延回路の出力が入力される加算回路と、入力クロックが入力端子に入力され、出力部から入力クロックのｍ倍（ｍは２以上の整数）の周波数を有し入力クロックに同期した高速クロックを出力して、第１段および第２段の遅延回路のクロック入力端子にそれぞれ入力する高速クロック発生器とを備えている。そして、高速クロックのレートによって加算回路の出力データが送り出されるようにしている。
【００１６】
この構成によれば、排他的論理和回路、２段の遅延回路および加算回路からなる符号化器の構成に、フリップフロップ回路と高速クロック発生器を付加して、第１段および第２段の遅延回路に対して、入力データと同じ周期を有する入力クロックのｍ倍（ｍは２以上の整数）の周波数を有しかつ入力データに同期した高速クロックを与えるだけの比較的簡単な構成で周波数拡散を実現できる。これによって、送信データのエネルギーレベルのピークを下げることが可能で、他の通信機器との相互干渉をなくし、ノイズの発生や誤動作を防止することができる。また、フリップフロップ回路を設けているため、入力データと高速クロックの同期を容易にとることができる。
【００１７】
本発明の請求項３記載のデータ伝送装置は、請求項１または２記載のデータ伝送装置において、高速クロックが入力クロックの（４×ｎ）倍（ｎは任意の整数）の周波数である。
【００１８】
この構成によれば、データの周波数特性にＤＣ成分を持たないようにできる。
【００１９】
本発明の請求項４記載のデータ伝送装置は、請求項１または２記載のデータ伝送装置において、第１段の遅延回路と第２段の遅延回路の出力の初期状態が（０，０）または（１，１）である。
【００２０】
この構成によれば、９０°の位相のずれが生じないので、復調側で同じ周期の方形波をかけることでデータを容易に復調することができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２２】
図１に本発明の実施の形態を示すデータ伝送装置のブロック図を示す。図１において、入力データ（ＮＲＺ符号で構成されるランダムな信号系列）１０は、フリップフロップ回路１２のＤ（データ）入力端子に入力される。フリップフロップ回路１２のＱ出力は、２入力の排他的論理和回路１４の一方の入力端子に入力される。排他的論理和回路１４の出力は、フリップフロップ回路からなる第１段の遅延回路１６のＤ入力端子に入力される。第１段の遅延回路１６のＱ出力は、フリップフロップ回路からなる第２段の遅延回路１７のＤ入力端子に入力される。第２段の遅延回路１７のＱ出力は、排他的論理和回路１４の他方の入力端子に入力される。
【００２３】
また、第２段の遅延回路１７の出力は加算回路１８のマイナス側入力に入力される。加算回路１８のプラス側入力には、排他的論理和回路１４の出力信号が入力される。加算回路１８の出力は、出力データ１９となる。以上が、データ伝送装置における送信データの流れである。
【００２４】
つぎに、クロックの流れについて説明する。入力データ１０に同期し、かつ入力データ１０と同じ周期を有する入力クロック１１は、フリップフロップ回路１２のクロック入力端子に入力され、入力データ１０を一定周期Ｔの間隔で取り込む。また、入力クロック１１は、高速クロック発生器１３に入力される。高速クロック発生器１３は、例えば、ＰＬＬ回路のような構成を有し、入力クロック１１に同期したｍ倍（ｍは２以上の整数）の速度を持つ高速クロック１５を発生する。高速クロック１５は、フリップフロップ回路からなる第１段の遅延回路１６と第２段の遅延回路１７のクロック入力端子に入力される。
【００２５】
上記のような構成をとることにより、周期Ｔをもつ入力データ１０は、フリップフロップ回路１２のＱ出力でＴ時間データが保持されている間に、ｍ／Ｔの速度を持つ高速クロック１５で、符号化器２０をｍ回にわたり動作させることにより、出力データ１９が作られる。なお、符号化器２０は、排他的論理和回路１４、遅延回路１６，１７および加算回路１８からなる。
【００２６】
つぎに、符号化器２０の動作について説明する。２つの遅延回路１６，１７の初期状態での出力を（０，０）とした時の動作を、図５（ａ）に示される入力データと図５（ｃ）に示される入力クロックとを用いて説明する。
【００２７】
また、最初の説明は、入力データ１０が入力されるフリップフロップ回路１２と２段の遅延回路１６，１７のクロックは同じ信号を用いるものとして説明する。
【００２８】
図５（ｃ）の入力クロック１０の第１回目の立ち上がりエッジＲＥ1では、図５（ｂ）に示すフリップフロップ回路１２から出力されたデータ「１」と第２段の遅延回路１７の出力データが「０」ということから、排他的論理和回路１４の出力は「１」となる。そして、排他的論理和回路１４の出力が「１」であることと、第２段の遅延回路１７の出力が「０」であることにより、加算回路１８の出力データ１９は「１」となる。
【００２９】
つぎに、図５（ｃ）の入力クロック１０の第２回目の立ち上がりエッジＲＥ2では、図５（ｂ）に示すフリップフロップ回路１２の出力は「０」となっているので、第２段の遅延回路１７の出力は「０」である。このことから、排他的論理和回路１４の出力は「０」となる。排他的論理和回路１４の出力が「０」であることと、第２段の遅延回路１７の出力が「０」であることにより、加算回路１８の出力データ１９は「０」となる。この時、第１段の遅延回路１６の出力データは「１」になっている。
【００３０】
つぎに、図５（ｃ）の入力クロック１０の第３回目の立ち上がりエッジＲＥ3では、図５（ｂ）に示すフリップフロップ回路１２の出力が「１」であることと、第２段の遅延回路１７の出力が「１」であることより、排他的論理輪回路１４の出力は「０」となる。そして、排他的論理和回路１４の出力が「０」であることと、第２段の遅延回路１７の出力が「１」であることにより、加算回路１８の出力データ１９は「−１」となる。
【００３１】
同じく図５（ｃ）の入力クロック１０の第４回目の立ち上がりエッジＲＥ4での演算結果より、加算回路１８の出力データ１９は「０」となる。
【００３２】
このように、符号化器２０を用いることにより、入力される送信データは、「１，０」で構成されるＮＲＺ符号の系列から「１，０，−１」で構成される符号系列に変換される。これにより、周波数スペクトラムは図４（ｂ）に示したように、ＤＣ成分は「０」で、ω0／２でエネルギーレベルのピークを持ち、ω0ではエネルギーレベルは再び「０」になる特性を持つようになる。
【００３３】
つぎに、高速クロック発生器１３により、入力段のフリップフロップ回路１２の入力クロックに対して、２段の遅延回路１６，１７のクロックが４倍の速度を持つように構成した場合について、表１と表２とを用いて説明する。
【００３４】
【表１】
【００３５】
【表２】
【００３６】
表１と表２において、入力とは、フリップフロップ回路１２の出力データ、つまり、排他的論理輪回路１４の一方の入力を示す。また、Ａ，Ｂは第１段、第２段の遅延回路１６，１７の出力状態を示す。出力は、加算回路１８の出力データを示す。各表の左端は時間系列を示している。時間「０」は回路の初期状態を示す。つまり、表１では、２つの遅延回路１６，１７は、出力が初期状態「０，０」からスタートすることを示している。また、表２では、２つの遅延回路１６，１７は、出力が初期状態「１，０」からスタートすることを示している。
【００３７】
入力クロックに対して、高速クロックは４倍の速度を持つため、入力データは「１」が４つ、「０」が４つ、「１」が４つという順序に並んでいる。表１では、この入力データに対する出力データは、入力データとして「１」が４つ発生する間に、「１，１，−１，−１」という具合に発生し、プラス側とマイナス側でのエネルギーバランスがとれ、出力信号成分がＤＣ成分を持たない。また、出力データは、入力データの４倍の速度で変化しているので、４倍のω0の帯域に拡散されていることになる。つまり、エネルギーのピークレベルが図４（ｂ）で帯域がω0の時には、「２」であったので、帯域が４倍に拡散されたことにより、同じ伝送品位を保つには、ピークレベルは「０．５」まで下げることができるということになる。
【００３８】
また、表１では２つの遅延回路１６，１７の出力の初期状態が「０，０」であったが、「１，１」の場合は、出力データは、入力データとして「１」が４つ発生する間に「−１，−１，１，１」となることが容易に類推できる。つまり、この場合にも、出力データに関してプラス側とマイナス側のエネルギーバランスがとれている。
【００３９】
表２より、遅延回路１６，１７の出力の初期状態が「１，０」である時は、入力データとして「１」が４つ発生する間に出力データは「１，−１，−１，１」となり、出力データのプラス側成分とマイナス側成分のトータルバランスは合うが、初期状態が「０，０」の時に比べて、位相が９０°ずれた状態で出力データが出てくることがわかる。また、遅延回路１６，１７の出力の初期状態が「０，１」の時は、入力データとして「１」が４つ発生する間に出力データは「−１，１，１，−１」となることが容易に類推できる。
【００４０】
図５（ｅ）に４倍のクロックを示し、図５（ｆ）に４倍のクロック使用時の出力データを示す。フリップフロップ回路１２の出力が「１」の時は、符号化器２０の出力データは「１，１，−１，−１」と繰り返される。フリップフロップ回路の出力が「０」のときは、同出力データは「０，０，０，０」と繰り返されることがわかる。
【００４１】
また、入力クロック１０に対して、高速クロック１５を４倍とした場合、遅延回路１６，１７の出力の初期状態が「０，０」の時は出力データは［１，１，−１，−１］となるので、高速クロックを８倍としたときは、［１，１，−１，−１，１，１，−１，−１］となることがわかる。この時、周波数帯域は８倍の（８×ω0）まで拡散され、エネルギーレベルのピークは「０．２５」まで下げることができる。高速クロックが１２倍など、それぞれ以上の（４×ｎ）倍の場合にも、同様である。
【００４２】
ここで、高速クロックが入力クロックの（４×ｎ）倍（ｎは任意の整数）の周波数である」ことによる作用効果について、図５を用いて説明する。図５（ｃ）の１クロックの期間に、図５（ｄ）の出力データでレベル１を送ったとすると、そのときのデータの周波数特性は、ＤＣからエネルギーを持った形になる。つまり、図２の（ｂ）の形の周波数特性となる。つぎに、図５（ｄ）のデータでレベル１に相当するものを、図５（ｅ）の４倍のクロックで図１の破線の符号化器にデータを通すと、その出力は図５の（ｆ）のようになる。
【００４３】
図５の（ｆ）は、ハイの期間２に対して、ローの期間２なので、必然的にＤＣ成分をもたない周波数特性となる。つまり、周波数特性としては、図４の（ｂ）のようになり、ω0／２に対して左右対称な形となる。
【００４４】
つぎに、第１段の遅延回路と第２段の遅延回路の出力の初期状態が（０，０）または（１，１）であることによる作用効果について詳しく説明する。初期状態が（０，０）であると、図５の（ｆ）の波形、（１，１）であると、その波形を反転させた形となる。それらを合成すると、１サイクルの正弦波（図４（ａ）に示す波形）と、これに対して１８０°ずれた正弦波とを重ねたような波形になり、復調側で同じ周期の方形波をかけると、データが容易に復調できる。しかし、初期状態が（０，１）または（１，０）であると、出力波形が（１，１）、（０，０）から各々９０°ずれたものとなるので、４つの波形を合成すると、１サイクルの正弦波（図４（ａ）に示す波形）と、これに対して各々９０°、１８０°、２７０°ずれた３つの正弦波とを重ねたような波形になり、復調が容易ではない。
【００４５】
また、高速クロックの周波数については、入力クロックの何倍（整数倍）でも良い。つまり、（４×ｎ）倍以外の倍数、例えば２倍、３倍、５倍、６倍、‥‥‥などでもよい。
【００４６】
ただし、（４×ｎ）倍であると、上記したように、ω0／２に対して左右対称な周波数特性となる。（４×ｎ）倍以外であると、周波数特性的には、エネルギーのセンターがＤＣ側に寄る、もしくはＤＣ成分をもつようになる。また、奇数倍であると、時間軸上でのデータの連続性がなくなり、復調が容易でない。さらに、（４×ｎ）倍以外でも、周波数拡散はできるが、復調が容易でない。（４×ｎ）倍であると、バランスよく周波数拡散でき、復調も行いやすい。
【００４７】
この実施の形態によれば、排他的論理和回路１４、２段の遅延回路１６，１７および加算回路１８からなる符号化器２０の構成に、フリップフロップ回路１２と高速クロック発生器１３を付加して第１段および第２段の遅延回路１６，１７に対して、入力データ１０と同じ周期を有する入力クロック１１のｍ倍（ｍは２以上の整数）の周波数を有しかつ入力データ１０に同期した高速クロック１５を与えるだけの比較的簡単な構成で周波数拡散を実現できる。これによって、送信データのエネルギーレベルのピークを下げることが可能で、他の通信機器との相互干渉をなくし、ノイズの発生や誤動作を防止することができる。また、フリップフロップ回路１２を設けているため、入力データ１０と高速クロック１５の同期を容易にとることができる。
【００４８】
【発明の効果】
本発明のデータ伝送装置によれば、第１段および第２段の遅延回路に対して、入力データと同じ周期を有する入力クロックのｍ倍（ｍは２以上の整数）の周波数を有しかつ入力データに同期した高速クロックを与えるだけの比較的簡単な構成で、情報信号に複雑な拡散符号を掛け合わせて周波数拡散を行うことなく、比較的簡単な構成で周波数拡散が実現でき、送信データのエネルギーレベルのピークを下げることが可能となる。上記した方式を用いてデータ伝送を行うことにより、他の通信機器との相互干渉がなくなり、ノイズの発生や誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるデータ伝送装置の構成を示すブロック図である。
【図２】ＮＲＺ伝送時の時間波形と周波数特性を示す特性図である。
【図３】ＮＲＺ符号から（１，０，−１）符号へ変換する符号化器の構成を示すブロック図である。
【図４】符号化器の出力の時間波形と周波数特性を示す特性図である。
【図５】符号化器のタイミングチャートである。
【符号の説明】
１０ 入力データ
１１ 入力クロック
１２ フリップフロップ回路
１３ 高速クロック発生器
１４ 排他的論理和回路
１５ 高速クロック
１６ 第１段の遅延回路
１７ 第２段の遅延回路
１８ 加算回路
１９ 出力データ
２０ 符号化器
【発明の属する技術分野】
本発明は、ディジタルデータを無線であるいは有線で伝送するデータ伝送装置に関するものである。
【０００２】
【従来の技術】
近年、多くの機器間で無線通信を使ったデータ伝送が行われるようになった。携帯電話やブルートゥース技術を使った家電製品の機器間の通信がそれにあたる。しかし、これらの通信方式では、ＲＦ帯にアップコンバートされたディジタルデータは一定の帯域において、一定のエネルギーレベルを占める。
【０００３】
【発明が解決しようとする課題】
通常、多くの通信機器が同時に使用されると、ＲＦ帯においても送受信データが近接してくる。この時、各通信機器において自分自身が必要とするデータのみをフィルタリングしダウンコンバートして復調できると問題は起こらないが、隣接するデータのエネルギーレベルが高いと、フィルタリングによって除去しきれずに、漏れ成分が残る。
【０００４】
この漏れ成分がデータの復調時に、折り返し歪等の発生の問題を起こし、ノイズの発生や誤動作の原因となっている。例えば、インパルス応答を考えた場合、図２（ａ）の時間波形を伝送するには、図２（ｂ）に示ようにＤＣ（直流）からω0の周波数までの帯域を使ってエネルギーレベルで「１」を送ることになる。つまり、ω0の周波数帯域を持った信号をエネルギーレベルで「１」を持たせてＲＦ帯に周波数変換して伝送することである。
【０００５】
しかし、他の通信機器が使用する周波数帯と送受信データの占有する周波数帯が近い場合、相互干渉を起こし、復調ノイズの発生や誤動作の原因となっている。この問題を防止するには、送受信データのエネルギーレベルを下げるか、お互いに干渉を起こさないようにデータの間隔を空けるしかない。送受信データのエネルギーレベルを下げるとデータの誤り率が増加し復調が困難になる。
【０００６】
また、周波数拡散によるデータ伝送方式が考えられているが、情報信号に拡散符号をかけ合わせる必要があり、送受信装置が複雑になる。
【０００７】
本発明の目的は、比較的簡単な構成で周波数拡散を実現でき、これによって送信データのエネルギーレベルのピークを下げることが可能で、他の通信機器との相互干渉をなくし、ノイズの発生や誤動作を防止することができるデータ伝送装置を提供することである。
【０００８】
【課題を解決するための手段】
図３は、本発明の前提となる符号化器のブロック図を示すものである。この符号化器は、図３に示すように、入力データ（ＮＲＺ（Non Return to Zero）符号で構成されるランダムな信号系列）１０を送信データとして２入力の排他的論理和回路１４の一方の入力端子に入力し、排他的論理和回路１４の出力を２段の遅延回路１６，１７を介して、排他的論理和回路１４の他方の入力端子に入力する。そして、排他的論理和回路１４の出力をプラス側とマイナス側の２つの入力を持つ加算回路１８のプラス側入力に入力し、２段の遅延回路１７の出力を加算回路１８のマイナス側入力に入力し、加算回路１８の出力を出力データ１９とする。また、入力データと同じ周期を有し入力データ１０に同期した入力クロック１１を２段の遅延回路１６，１７のクロック入力端子に供給する。
【０００９】
この符号化器の構成の場合、出力波形は、時間軸応答で図４（ａ）に示すように（１，０，−１）のポイントを通る。また、出力信号の周波数スペクトラムは、図４（ｂ）に示すように、ＤＣではエネルギーレベルが「０」、ω0／２のところでエネルギーレベルが最大の「２」となり、ω0までの帯域を持つ。
【００１０】
しかし、入力データのシンボルレートの（４×ｎ）倍（ｎは任意の整数）のクロックで、２段の遅延回路１６，１７を動かすと、出力データの周波数スペクトラムも（４×ｎ）倍に拡散される。ｎ＝１とした場合、出力データの周波数帯域は４倍の（４×ω0）の帯域まで拡散される。
【００１１】
この場合、出力データのエネルギーレベルのピークは、帯域がω0の時が「２」であったので、「０．５」まで下げても同じ伝送品位が得られる。また、ｎ＝２とすると、ピークレベルは「０．２５」まで押えることができる。
【００１２】
以上の知見を基にして、本発明のデータ伝送装置は、以下のように構成されている。
【００１３】
本発明の請求項１記載のデータ伝送装置は、入力データが一方の入力端子に入力される２入力の排他的論理和回路と、入力データと同じ周期を有する入力クロックのｍ倍（ｍは２以上の整数）の周波数を有しかつ入力データに同期した高速クロックがクロック入力端子に入力されるとともに、排他的論理和回路の出力がデータ入力端子に入力される第１段の遅延回路と、高速クロックがクロック入力端子に入力されるとともに、第１段の遅延回路の出力がデータ入力端子に入力され、出力が排他的論理和回路の他方の入力端子に入力される第２段の遅延回路と、プラス側入力とマイナス側入力とを有し、プラス側入力に排他的論理和回路の出力が入力され、マイナス側入力に第２段の遅延回路の出力が入力される加算回路とを備えている。そして、高速クロックのレートによって加算回路の出力データが送り出されるようにしている。
【００１４】
この構成によれば、排他的論理和回路、２段の遅延回路および加算回路からなる符号化器の構成において、第１段および第２段の遅延回路に対して、入力データと同じ周期を有する入力クロックのｍ倍（ｍは２以上の整数）の周波数を有しかつ入力データに同期した高速クロックを与えるだけの比較的簡単な構成で、周波数拡散を実現できる。これによって、送信データのエネルギーレベルのピークを下げることが可能で、他の通信機器との相互干渉をなくし、ノイズの発生や誤動作を防止することができる。
【００１５】
本発明の請求項２記載のデータ伝送装置は、入力データがデータ入力端子に入力され、入力データと同じ周期を有し入力データに同期した入力クロックがクロック入力端子に入力されるフリップフロップ回路と、フリップフロップ回路のデータ出力が一方の入力端子に入力される２入力の排他的論理和回路と、排他的論理和回路の出力がデータ入力端子に入力される第１段の遅延回路と、第１段の遅延回路の出力がデータ入力端子に入力され、出力が排他的論理和回路の他方の入力端子に入力される第２段の遅延回路と、プラス側入力とマイナス側入力とを有し、プラス側入力に排他的論理和回路の出力が入力され、マイナス側入力に第２段の遅延回路の出力が入力される加算回路と、入力クロックが入力端子に入力され、出力部から入力クロックのｍ倍（ｍは２以上の整数）の周波数を有し入力クロックに同期した高速クロックを出力して、第１段および第２段の遅延回路のクロック入力端子にそれぞれ入力する高速クロック発生器とを備えている。そして、高速クロックのレートによって加算回路の出力データが送り出されるようにしている。
【００１６】
この構成によれば、排他的論理和回路、２段の遅延回路および加算回路からなる符号化器の構成に、フリップフロップ回路と高速クロック発生器を付加して、第１段および第２段の遅延回路に対して、入力データと同じ周期を有する入力クロックのｍ倍（ｍは２以上の整数）の周波数を有しかつ入力データに同期した高速クロックを与えるだけの比較的簡単な構成で周波数拡散を実現できる。これによって、送信データのエネルギーレベルのピークを下げることが可能で、他の通信機器との相互干渉をなくし、ノイズの発生や誤動作を防止することができる。また、フリップフロップ回路を設けているため、入力データと高速クロックの同期を容易にとることができる。
【００１７】
本発明の請求項３記載のデータ伝送装置は、請求項１または２記載のデータ伝送装置において、高速クロックが入力クロックの（４×ｎ）倍（ｎは任意の整数）の周波数である。
【００１８】
この構成によれば、データの周波数特性にＤＣ成分を持たないようにできる。
【００１９】
本発明の請求項４記載のデータ伝送装置は、請求項１または２記載のデータ伝送装置において、第１段の遅延回路と第２段の遅延回路の出力の初期状態が（０，０）または（１，１）である。
【００２０】
この構成によれば、９０°の位相のずれが生じないので、復調側で同じ周期の方形波をかけることでデータを容易に復調することができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２２】
図１に本発明の実施の形態を示すデータ伝送装置のブロック図を示す。図１において、入力データ（ＮＲＺ符号で構成されるランダムな信号系列）１０は、フリップフロップ回路１２のＤ（データ）入力端子に入力される。フリップフロップ回路１２のＱ出力は、２入力の排他的論理和回路１４の一方の入力端子に入力される。排他的論理和回路１４の出力は、フリップフロップ回路からなる第１段の遅延回路１６のＤ入力端子に入力される。第１段の遅延回路１６のＱ出力は、フリップフロップ回路からなる第２段の遅延回路１７のＤ入力端子に入力される。第２段の遅延回路１７のＱ出力は、排他的論理和回路１４の他方の入力端子に入力される。
【００２３】
また、第２段の遅延回路１７の出力は加算回路１８のマイナス側入力に入力される。加算回路１８のプラス側入力には、排他的論理和回路１４の出力信号が入力される。加算回路１８の出力は、出力データ１９となる。以上が、データ伝送装置における送信データの流れである。
【００２４】
つぎに、クロックの流れについて説明する。入力データ１０に同期し、かつ入力データ１０と同じ周期を有する入力クロック１１は、フリップフロップ回路１２のクロック入力端子に入力され、入力データ１０を一定周期Ｔの間隔で取り込む。また、入力クロック１１は、高速クロック発生器１３に入力される。高速クロック発生器１３は、例えば、ＰＬＬ回路のような構成を有し、入力クロック１１に同期したｍ倍（ｍは２以上の整数）の速度を持つ高速クロック１５を発生する。高速クロック１５は、フリップフロップ回路からなる第１段の遅延回路１６と第２段の遅延回路１７のクロック入力端子に入力される。
【００２５】
上記のような構成をとることにより、周期Ｔをもつ入力データ１０は、フリップフロップ回路１２のＱ出力でＴ時間データが保持されている間に、ｍ／Ｔの速度を持つ高速クロック１５で、符号化器２０をｍ回にわたり動作させることにより、出力データ１９が作られる。なお、符号化器２０は、排他的論理和回路１４、遅延回路１６，１７および加算回路１８からなる。
【００２６】
つぎに、符号化器２０の動作について説明する。２つの遅延回路１６，１７の初期状態での出力を（０，０）とした時の動作を、図５（ａ）に示される入力データと図５（ｃ）に示される入力クロックとを用いて説明する。
【００２７】
また、最初の説明は、入力データ１０が入力されるフリップフロップ回路１２と２段の遅延回路１６，１７のクロックは同じ信号を用いるものとして説明する。
【００２８】
図５（ｃ）の入力クロック１０の第１回目の立ち上がりエッジＲＥ1では、図５（ｂ）に示すフリップフロップ回路１２から出力されたデータ「１」と第２段の遅延回路１７の出力データが「０」ということから、排他的論理和回路１４の出力は「１」となる。そして、排他的論理和回路１４の出力が「１」であることと、第２段の遅延回路１７の出力が「０」であることにより、加算回路１８の出力データ１９は「１」となる。
【００２９】
つぎに、図５（ｃ）の入力クロック１０の第２回目の立ち上がりエッジＲＥ2では、図５（ｂ）に示すフリップフロップ回路１２の出力は「０」となっているので、第２段の遅延回路１７の出力は「０」である。このことから、排他的論理和回路１４の出力は「０」となる。排他的論理和回路１４の出力が「０」であることと、第２段の遅延回路１７の出力が「０」であることにより、加算回路１８の出力データ１９は「０」となる。この時、第１段の遅延回路１６の出力データは「１」になっている。
【００３０】
つぎに、図５（ｃ）の入力クロック１０の第３回目の立ち上がりエッジＲＥ3では、図５（ｂ）に示すフリップフロップ回路１２の出力が「１」であることと、第２段の遅延回路１７の出力が「１」であることより、排他的論理輪回路１４の出力は「０」となる。そして、排他的論理和回路１４の出力が「０」であることと、第２段の遅延回路１７の出力が「１」であることにより、加算回路１８の出力データ１９は「−１」となる。
【００３１】
同じく図５（ｃ）の入力クロック１０の第４回目の立ち上がりエッジＲＥ4での演算結果より、加算回路１８の出力データ１９は「０」となる。
【００３２】
このように、符号化器２０を用いることにより、入力される送信データは、「１，０」で構成されるＮＲＺ符号の系列から「１，０，−１」で構成される符号系列に変換される。これにより、周波数スペクトラムは図４（ｂ）に示したように、ＤＣ成分は「０」で、ω0／２でエネルギーレベルのピークを持ち、ω0ではエネルギーレベルは再び「０」になる特性を持つようになる。
【００３３】
つぎに、高速クロック発生器１３により、入力段のフリップフロップ回路１２の入力クロックに対して、２段の遅延回路１６，１７のクロックが４倍の速度を持つように構成した場合について、表１と表２とを用いて説明する。
【００３４】
【表１】
【表２】
表１と表２において、入力とは、フリップフロップ回路１２の出力データ、つまり、排他的論理輪回路１４の一方の入力を示す。また、Ａ，Ｂは第１段、第２段の遅延回路１６，１７の出力状態を示す。出力は、加算回路１８の出力データを示す。各表の左端は時間系列を示している。時間「０」は回路の初期状態を示す。つまり、表１では、２つの遅延回路１６，１７は、出力が初期状態「０，０」からスタートすることを示している。また、表２では、２つの遅延回路１６，１７は、出力が初期状態「１，０」からスタートすることを示している。
【００３７】
入力クロックに対して、高速クロックは４倍の速度を持つため、入力データは「１」が４つ、「０」が４つ、「１」が４つという順序に並んでいる。表１では、この入力データに対する出力データは、入力データとして「１」が４つ発生する間に、「１，１，−１，−１」という具合に発生し、プラス側とマイナス側でのエネルギーバランスがとれ、出力信号成分がＤＣ成分を持たない。また、出力データは、入力データの４倍の速度で変化しているので、４倍のω0の帯域に拡散されていることになる。つまり、エネルギーのピークレベルが図４（ｂ）で帯域がω0の時には、「２」であったので、帯域が４倍に拡散されたことにより、同じ伝送品位を保つには、ピークレベルは「０．５」まで下げることができるということになる。
【００３８】
また、表１では２つの遅延回路１６，１７の出力の初期状態が「０，０」であったが、「１，１」の場合は、出力データは、入力データとして「１」が４つ発生する間に「−１，−１，１，１」となることが容易に類推できる。つまり、この場合にも、出力データに関してプラス側とマイナス側のエネルギーバランスがとれている。
【００３９】
表２より、遅延回路１６，１７の出力の初期状態が「１，０」である時は、入力データとして「１」が４つ発生する間に出力データは「１，−１，−１，１」となり、出力データのプラス側成分とマイナス側成分のトータルバランスは合うが、初期状態が「０，０」の時に比べて、位相が９０°ずれた状態で出力データが出てくることがわかる。また、遅延回路１６，１７の出力の初期状態が「０，１」の時は、入力データとして「１」が４つ発生する間に出力データは「−１，１，１，−１」となることが容易に類推できる。
【００４０】
図５（ｅ）に４倍のクロックを示し、図５（ｆ）に４倍のクロック使用時の出力データを示す。フリップフロップ回路１２の出力が「１」の時は、符号化器２０の出力データは「１，１，−１，−１」と繰り返される。フリップフロップ回路の出力が「０」のときは、同出力データは「０，０，０，０」と繰り返されることがわかる。
【００４１】
また、入力クロック１０に対して、高速クロック１５を４倍とした場合、遅延回路１６，１７の出力の初期状態が「０，０」の時は出力データは［１，１，−１，−１］となるので、高速クロックを８倍としたときは、［１，１，−１，−１，１，１，−１，−１］となることがわかる。この時、周波数帯域は８倍の（８×ω0）まで拡散され、エネルギーレベルのピークは「０．２５」まで下げることができる。高速クロックが１２倍など、それぞれ以上の（４×ｎ）倍の場合にも、同様である。
【００４２】
ここで、高速クロックが入力クロックの（４×ｎ）倍（ｎは任意の整数）の周波数である」ことによる作用効果について、図５を用いて説明する。図５（ｃ）の１クロックの期間に、図５（ｄ）の出力データでレベル１を送ったとすると、そのときのデータの周波数特性は、ＤＣからエネルギーを持った形になる。つまり、図２の（ｂ）の形の周波数特性となる。つぎに、図５（ｄ）のデータでレベル１に相当するものを、図５（ｅ）の４倍のクロックで図１の破線の符号化器にデータを通すと、その出力は図５の（ｆ）のようになる。
【００４３】
図５の（ｆ）は、ハイの期間２に対して、ローの期間２なので、必然的にＤＣ成分をもたない周波数特性となる。つまり、周波数特性としては、図４の（ｂ）のようになり、ω0／２に対して左右対称な形となる。
【００４４】
つぎに、第１段の遅延回路と第２段の遅延回路の出力の初期状態が（０，０）または（１，１）であることによる作用効果について詳しく説明する。初期状態が（０，０）であると、図５の（ｆ）の波形、（１，１）であると、その波形を反転させた形となる。それらを合成すると、１サイクルの正弦波（図４（ａ）に示す波形）と、これに対して１８０°ずれた正弦波とを重ねたような波形になり、復調側で同じ周期の方形波をかけると、データが容易に復調できる。しかし、初期状態が（０，１）または（１，０）であると、出力波形が（１，１）、（０，０）から各々９０°ずれたものとなるので、４つの波形を合成すると、１サイクルの正弦波（図４（ａ）に示す波形）と、これに対して各々９０°、１８０°、２７０°ずれた３つの正弦波とを重ねたような波形になり、復調が容易ではない。
【００４５】
また、高速クロックの周波数については、入力クロックの何倍（整数倍）でも良い。つまり、（４×ｎ）倍以外の倍数、例えば２倍、３倍、５倍、６倍、‥‥‥などでもよい。
【００４６】
ただし、（４×ｎ）倍であると、上記したように、ω0／２に対して左右対称な周波数特性となる。（４×ｎ）倍以外であると、周波数特性的には、エネルギーのセンターがＤＣ側に寄る、もしくはＤＣ成分をもつようになる。また、奇数倍であると、時間軸上でのデータの連続性がなくなり、復調が容易でない。さらに、（４×ｎ）倍以外でも、周波数拡散はできるが、復調が容易でない。（４×ｎ）倍であると、バランスよく周波数拡散でき、復調も行いやすい。
【００４７】
この実施の形態によれば、排他的論理和回路１４、２段の遅延回路１６，１７および加算回路１８からなる符号化器２０の構成に、フリップフロップ回路１２と高速クロック発生器１３を付加して第１段および第２段の遅延回路１６，１７に対して、入力データ１０と同じ周期を有する入力クロック１１のｍ倍（ｍは２以上の整数）の周波数を有しかつ入力データ１０に同期した高速クロック１５を与えるだけの比較的簡単な構成で周波数拡散を実現できる。これによって、送信データのエネルギーレベルのピークを下げることが可能で、他の通信機器との相互干渉をなくし、ノイズの発生や誤動作を防止することができる。また、フリップフロップ回路１２を設けているため、入力データ１０と高速クロック１５の同期を容易にとることができる。
【００４８】
【発明の効果】
本発明のデータ伝送装置によれば、第１段および第２段の遅延回路に対して、入力データと同じ周期を有する入力クロックのｍ倍（ｍは２以上の整数）の周波数を有しかつ入力データに同期した高速クロックを与えるだけの比較的簡単な構成で、情報信号に複雑な拡散符号を掛け合わせて周波数拡散を行うことなく、比較的簡単な構成で周波数拡散が実現でき、送信データのエネルギーレベルのピークを下げることが可能となる。上記した方式を用いてデータ伝送を行うことにより、他の通信機器との相互干渉がなくなり、ノイズの発生や誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態におけるデータ伝送装置の構成を示すブロック図である。
【図２】ＮＲＺ伝送時の時間波形と周波数特性を示す特性図である。
【図３】ＮＲＺ符号から（１，０，−１）符号へ変換する符号化器の構成を示すブロック図である。
【図４】符号化器の出力の時間波形と周波数特性を示す特性図である。
【図５】符号化器のタイミングチャートである。
【符号の説明】
１０ 入力データ
１１ 入力クロック
１２ フリップフロップ回路
１３ 高速クロック発生器
１４ 排他的論理和回路
１５ 高速クロック
１６ 第１段の遅延回路
１７ 第２段の遅延回路
１８ 加算回路
１９ 出力データ
２０ 符号化器
Claims (4)
- 入力データが一方の入力端子に入力される２入力の排他的論理和回路と、
前記入力データと同じ周期を有する入力クロックのｍ倍（ｍは２以上の整数）の周波数を有しかつ前記入力データに同期した高速クロックがクロック入力端子に入力されるとともに、前記排他的論理和回路の出力がデータ入力端子に入力される第１段の遅延回路と、
前記高速クロックがクロック入力端子に入力されるとともに、前記第１段の遅延回路の出力がデータ入力端子に入力され、出力が前記排他的論理和回路の他方の入力端子に入力される第２段の遅延回路と、
プラス側入力とマイナス側入力とを有し、プラス側入力に前記排他的論理和回路の出力が入力され、マイナス側入力に前記第２段の遅延回路の出力が入力される加算回路とを備え、
前記高速クロックのレートによって前記加算回路の出力データが送り出されることを特徴とするデータ伝送装置。 - 入力データがデータ入力端子に入力され、前記入力データと同じ周期を有し前記入力データに同期した入力クロックがクロック入力端子に入力されるフリップフロップ回路と、
前記フリップフロップ回路のデータ出力が一方の入力端子に入力される２入力の排他的論理和回路と、
前記排他的論理和回路の出力がデータ入力端子に入力される第１段の遅延回路と、
前記第１段の遅延回路の出力がデータ入力端子に入力され、出力が前記排他的論理和回路の他方の入力端子に入力される第２段の遅延回路と、
プラス側入力とマイナス側入力とを有し、プラス側入力に前記排他的論理和回路の出力が入力され、マイナス側入力に前記第２段の遅延回路の出力が入力される加算回路と、
前記入力クロックが入力端子に入力され、出力部から前記入力クロックのｍ倍（ｍは２以上の整数）の周波数を有し前記入力クロックに同期した高速クロックを出力して、前記第１段および第２段の遅延回路のクロック入力端子にそれぞれ入力する高速クロック発生器とを備え、
前記高速クロックのレートによって前記加算回路の出力データが送り出されることを特徴とするデータ伝送装置。 - 高速クロックが入力クロックの（４×ｎ）倍（ｎは任意の整数）の周波数であることを特徴とする請求項１または２記載のデータ伝送装置。
- 第１段の遅延回路と第２段の遅延回路の出力の初期状態が（０，０）または（１，１）であることを特徴とする請求項１または２記載のデータ伝送装置。
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