JP3316426B2 - シリアル式データ通信回路 - Google Patents
シリアル式データ通信回路Info
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- JP3316426B2 JP3316426B2 JP20861597A JP20861597A JP3316426B2 JP 3316426 B2 JP3316426 B2 JP 3316426B2 JP 20861597 A JP20861597 A JP 20861597A JP 20861597 A JP20861597 A JP 20861597A JP 3316426 B2 JP3316426 B2 JP 3316426B2
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- Detection And Prevention Of Errors In Transmission (AREA)
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Description
【０００１】
【発明の属する技術分野】この発明は、パソコン装置に
備えることが多いＲＳ２３２Ｃ規格の様な非同期のシリ
アルデータ通信回路であって、特に受信データ上に重畳
されるノイズを除去可能とするものである。
備えることが多いＲＳ２３２Ｃ規格の様な非同期のシリ
アルデータ通信回路であって、特に受信データ上に重畳
されるノイズを除去可能とするものである。
【０００２】
【従来の技術】従来この種のノイズ除去方法は、通信ケ
ーブルにシールド線を利用することによってケーブルの
外部から侵入するノイズを遮断したり、ケーブルと直列
にアナログ式のノイズフィルタを介装することにより、
入力データ上に重畳されたノイズの装置側への侵入を阻
止するものが一般的である。
ーブルにシールド線を利用することによってケーブルの
外部から侵入するノイズを遮断したり、ケーブルと直列
にアナログ式のノイズフィルタを介装することにより、
入力データ上に重畳されたノイズの装置側への侵入を阻
止するものが一般的である。
【０００３】
【発明が解決しようとする課題】しかしながら、上記し
た方法は何れも、製品のコストアップにつながるととも
に、小型化が難しいなど、不都合が多い。
た方法は何れも、製品のコストアップにつながるととも
に、小型化が難しいなど、不都合が多い。
【０００４】本発明者等はかかる問題について考察した
結果、ノイズフィルタをデジタル回路化することによ
り、通信用の周辺回路と一体にＡＳＩＣ化することが可
能であり、上記問題が一挙に解消できることを知見し
た。
結果、ノイズフィルタをデジタル回路化することによ
り、通信用の周辺回路と一体にＡＳＩＣ化することが可
能であり、上記問題が一挙に解消できることを知見し
た。
【０００５】本発明は上記した知見に基づいてなされた
ものであって、非同期式のデータ通信回路中におけるデ
ータの入力側にデジタル式のフィルタを介装することに
より、製造にかかるコストアップを最小限に抑制すると
ともに、回路の小型化が図られるシリアル式のデータ通
信回路を提供することを目的とする。
ものであって、非同期式のデータ通信回路中におけるデ
ータの入力側にデジタル式のフィルタを介装することに
より、製造にかかるコストアップを最小限に抑制すると
ともに、回路の小型化が図られるシリアル式のデータ通
信回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明にかかるデータ通
信回路１０は、図１にその全体的な構成を示すごとく、
非同期状態で受け渡されるシリアルデータの入力側に、
入力信号のボーレートの変化に対応してその濾波特性が
自動的に変更される濾波手段２４が介装されたことを特
徴とする。
信回路１０は、図１にその全体的な構成を示すごとく、
非同期状態で受け渡されるシリアルデータの入力側に、
入力信号のボーレートの変化に対応してその濾波特性が
自動的に変更される濾波手段２４が介装されたことを特
徴とする。
【０００７】シリアルデータの入力側に備える濾波手段
２４としては、図２に示す如く、その濾波特性が固定さ
れた第１の濾波回路２６ａと、入力信号のボーレートの
変化に対応してその濾波特性が自動的に変更される第２
の濾波回路２６ｂとを直列に介装したものあることが可
能である。
２４としては、図２に示す如く、その濾波特性が固定さ
れた第１の濾波回路２６ａと、入力信号のボーレートの
変化に対応してその濾波特性が自動的に変更される第２
の濾波回路２６ｂとを直列に介装したものあることが可
能である。
【０００８】この場合、上記した第１の濾波回路２６ａ
における濾波特性を、入力処理される可能性のあるボー
レートの最高値よりも十分に高い周波数域のノイズを除
去可能に設定する一方、上記した第２の濾波回路２６ｂ
における濾波特性を、実際に入力されている信号の波形
を損なうことなく、且つ、入力信号ＳＩのボーレートに
できるだけ近い周波数帯域のノイズを除去可能に設定す
ることが好ましい。
における濾波特性を、入力処理される可能性のあるボー
レートの最高値よりも十分に高い周波数域のノイズを除
去可能に設定する一方、上記した第２の濾波回路２６ｂ
における濾波特性を、実際に入力されている信号の波形
を損なうことなく、且つ、入力信号ＳＩのボーレートに
できるだけ近い周波数帯域のノイズを除去可能に設定す
ることが好ましい。
【０００９】上記した濾波回路２６は、使用されるクロ
ック信号Ｓｃの繰り返し周期より短いパルス幅を有する
ノイズ信号を除去可能とするものとし、クロック信号Ｓ
ｃがボーレートに対応して設定される。具体的には、図
３に例示する如く多数決論理を利用したデジタルフィル
タとし、シリアルI／Ｏ回路２２と一体に集積回路化す
ることが可能である。
ック信号Ｓｃの繰り返し周期より短いパルス幅を有する
ノイズ信号を除去可能とするものとし、クロック信号Ｓ
ｃがボーレートに対応して設定される。具体的には、図
３に例示する如く多数決論理を利用したデジタルフィル
タとし、シリアルI／Ｏ回路２２と一体に集積回路化す
ることが可能である。
【００１０】
【発明の効果】本発明は上記の如く、データ信号の入力
側に、受信処理しているデータ信号のボーレートに対応
してその周波数特性が自動的に変更される濾波手段２４
を備えることにより、処理するデータ信号のボーレート
の変化に拘らず、ノイズを的確に除去可能とする。
側に、受信処理しているデータ信号のボーレートに対応
してその周波数特性が自動的に変更される濾波手段２４
を備えることにより、処理するデータ信号のボーレート
の変化に拘らず、ノイズを的確に除去可能とする。
【００１１】更に、濾波手段２４として多数決論理を利
用したデジタルフィルタで構成することにより、シリア
ルＩ／Ｏ回路と一体に集積回路化することが可能とな
り、製造コストのアップを最小限に抑制するとともに回
路構成の小型化が図られる。
用したデジタルフィルタで構成することにより、シリア
ルＩ／Ｏ回路と一体に集積回路化することが可能とな
り、製造コストのアップを最小限に抑制するとともに回
路構成の小型化が図られる。
【００１２】
【発明の実施の形態】以下本発明を、ＲＳ２３２Ｃ規格
のシリアル通信用ポートを備えたパソコン装置用のデー
タ通信回路１０に実施した一例を示すがこれに限らず、
汎用あるいは専用の各種デジタル機器におけるデータ通
信回路に対しても略同様に実施できることは勿論であ
る。
のシリアル通信用ポートを備えたパソコン装置用のデー
タ通信回路１０に実施した一例を示すがこれに限らず、
汎用あるいは専用の各種デジタル機器におけるデータ通
信回路に対しても略同様に実施できることは勿論であ
る。
【００１３】本発明を実施するデータ通信回路１０は、
図１に示すごとく、パソコン装置１２の本体ケースに備
えたコネクタ１４およびそのコネクタ１４に着脱自在に
取り付けられる通信ケーブル１６を介し、任意の外部装
置１８との間でシリアル状態でデータの受け渡しを可能
とする、従来と略同様の通信規格のものである。
図１に示すごとく、パソコン装置１２の本体ケースに備
えたコネクタ１４およびそのコネクタ１４に着脱自在に
取り付けられる通信ケーブル１６を介し、任意の外部装
置１８との間でシリアル状態でデータの受け渡しを可能
とする、従来と略同様の通信規格のものである。
【００１４】コネクタ１４を介して本体ケース内に取り
込まれた高電圧の信号は、ＲＳ２３２Ｃ用インターフェ
イス回路２０を介してパソコン装置が処理可能な低電圧
の信号に電気的特性が変換されたあと、シリアルＩ／Ｏ
回路２２により所定のプロトコル制御が行われる。
込まれた高電圧の信号は、ＲＳ２３２Ｃ用インターフェ
イス回路２０を介してパソコン装置が処理可能な低電圧
の信号に電気的特性が変換されたあと、シリアルＩ／Ｏ
回路２２により所定のプロトコル制御が行われる。
【００１５】本発明は上記構成にあって、シリアルＩ／
Ｏ回路２２のデータ入力側に濾波手段２４を介装したこ
とを特徴とする。ここで濾波手段２４は、図２に示す如
く、第１および第２の濾波回路２６ａ・２６ｂから構成
され、両回路２６をゲートアレイによりデジタル式に形
成することにより、シリアルＩ／Ｏ回路２２と一体にＡ
ＳＩＣ化している。
Ｏ回路２２のデータ入力側に濾波手段２４を介装したこ
とを特徴とする。ここで濾波手段２４は、図２に示す如
く、第１および第２の濾波回路２６ａ・２６ｂから構成
され、両回路２６をゲートアレイによりデジタル式に形
成することにより、シリアルＩ／Ｏ回路２２と一体にＡ
ＳＩＣ化している。
【００１６】第１および第２濾波回路２６ａ・２６ｂは
ともに、図３に例示するごとく３段の多数決理論を利用
した略同一の回路構成であって、クロック信号Ｓｃの周
波数を互いに異ならせることにより、必要な濾波特性を
獲得できる様にしている。以下、図３の回路図および図
４の波形図を用いて、濾波回路２６の具体的な構成を詳
述する。
ともに、図３に例示するごとく３段の多数決理論を利用
した略同一の回路構成であって、クロック信号Ｓｃの周
波数を互いに異ならせることにより、必要な濾波特性を
獲得できる様にしている。以下、図３の回路図および図
４の波形図を用いて、濾波回路２６の具体的な構成を詳
述する。
【００１７】すなわち、Ｄタイプのフリップフロップを
用いた信号入力部２８および信号出力部３０の間に、多
数決回路３２を備えている。多数決回路３２は、第１〜
第３の３つのＤタイプ・フリップフロップ３４・３６・
３８をバッファ回路４０・４２を介して直列に接続する
とともに、各フリップフロップ３４・３６・３８から出
力される３つの信号Ｓ１・Ｓ２・Ｓ３を第１〜第３のＡ
ＮＤ回路４４・４６・４８に２つずつ並列に入力し、更
に第１〜第３ＡＮＤ回路４４・４６・４８から出力され
る３つの信号Ｓ１１・Ｓ２２・Ｓ３３をＯＲ回路５０に
入力し、その出力信号Ｓ４を信号出力部３０から取り出
す構成である。
用いた信号入力部２８および信号出力部３０の間に、多
数決回路３２を備えている。多数決回路３２は、第１〜
第３の３つのＤタイプ・フリップフロップ３４・３６・
３８をバッファ回路４０・４２を介して直列に接続する
とともに、各フリップフロップ３４・３６・３８から出
力される３つの信号Ｓ１・Ｓ２・Ｓ３を第１〜第３のＡ
ＮＤ回路４４・４６・４８に２つずつ並列に入力し、更
に第１〜第３ＡＮＤ回路４４・４６・４８から出力され
る３つの信号Ｓ１１・Ｓ２２・Ｓ３３をＯＲ回路５０に
入力し、その出力信号Ｓ４を信号出力部３０から取り出
す構成である。
【００１８】ここで、全フリップフロップは、例えばデ
ータ信号ＳＩ中のスタート信号の入力で形成されるリセ
ット信号Ｓｒの印加でリセットされるとともに、システ
ム側から送られるクロック信号Ｓｃに同期して動作す
る。なお、信号入力部２８および信号出力部３０は、ク
ロック信号Ｓｃの立上がり時点でデータの取り込みを行
うものであり、多数決回路３２に備えた第１〜第３フリ
ップフロップ３４・３６・３８は、クロック信号Ｓｃの
立ち下がり時点でデータの取り込が行われる。
ータ信号ＳＩ中のスタート信号の入力で形成されるリセ
ット信号Ｓｒの印加でリセットされるとともに、システ
ム側から送られるクロック信号Ｓｃに同期して動作す
る。なお、信号入力部２８および信号出力部３０は、ク
ロック信号Ｓｃの立上がり時点でデータの取り込みを行
うものであり、多数決回路３２に備えた第１〜第３フリ
ップフロップ３４・３６・３８は、クロック信号Ｓｃの
立ち下がり時点でデータの取り込が行われる。
【００１９】上記した構成にあって、時刻ｔ０にリセッ
ト信号Ｓｒが入力されて全フリップフロップが初期設定
されたあと、濾波手段２４としての動作が開始される。
ここで、時刻ｔ１にデータ信号ＤＩの入力が開始される
と、信号入力部２８では、クロック信号Ｓｃの立上がり
時点である時刻ｔ２においてビット同期をとりながら、
出力信号Ｓｉを多数決回路３２に送る。
ト信号Ｓｒが入力されて全フリップフロップが初期設定
されたあと、濾波手段２４としての動作が開始される。
ここで、時刻ｔ１にデータ信号ＤＩの入力が開始される
と、信号入力部２８では、クロック信号Ｓｃの立上がり
時点である時刻ｔ２においてビット同期をとりながら、
出力信号Ｓｉを多数決回路３２に送る。
【００２０】多数決回路３２では、時刻ｔ３に第１フリ
ップフロップ３４で、時刻ｔ４に第２フリップフロップ
３６で、更に時刻ｔ５に第３フリップフロップ３８でデ
ータ信号Ｓｉが取り込まれる。すなわち、第１〜第３フ
リップフロップ３４・３６・３８を利用することによ
り、各フリップフロップの出力側からは、クロック信号
Ｓｃの立ち下がり時点で同期がとられ、且つクロック信
号Ｓｃの１周期分ずつ時間遅れを持たせながら信号Ｓ１
・Ｓ２・Ｓ３が取り出される。
ップフロップ３４で、時刻ｔ４に第２フリップフロップ
３６で、更に時刻ｔ５に第３フリップフロップ３８でデ
ータ信号Ｓｉが取り込まれる。すなわち、第１〜第３フ
リップフロップ３４・３６・３８を利用することによ
り、各フリップフロップの出力側からは、クロック信号
Ｓｃの立ち下がり時点で同期がとられ、且つクロック信
号Ｓｃの１周期分ずつ時間遅れを持たせながら信号Ｓ１
・Ｓ２・Ｓ３が取り出される。
【００２１】一方、第１ＡＮＤ回路４４には第１および
第２フリップフロップ３４・３６からの出力信号Ｓ１・
Ｓ２が、第２ＡＮＤ回路４６には第２および第３フリッ
プフロップ３６・３８からの出力信号Ｓ２・Ｓ３が、第
３ＡＮＤ回路４８には第３および第１フリップフロップ
３８・３４回路からの出力信号Ｓ３・Ｓ１が入力されて
いる。
第２フリップフロップ３４・３６からの出力信号Ｓ１・
Ｓ２が、第２ＡＮＤ回路４６には第２および第３フリッ
プフロップ３６・３８からの出力信号Ｓ２・Ｓ３が、第
３ＡＮＤ回路４８には第３および第１フリップフロップ
３８・３４回路からの出力信号Ｓ３・Ｓ１が入力されて
いる。
【００２２】したがって、第１〜第３ＡＮＤ回路４４・
４６・４８の何れか１つから信号が出力されている期
間、すなわち、原則として第２フリップフロップ３６か
ら信号が出力されている期間に対応してＯＲ回路５０か
ら信号Ｓ４が取り出され、信号出力部３０によりクロッ
ク信号Ｓｃの立ち上がり時点でビット同期がとられなが
ら、シリアルＩ／Ｏ回路２２に信号入力がなされる。
４６・４８の何れか１つから信号が出力されている期
間、すなわち、原則として第２フリップフロップ３６か
ら信号が出力されている期間に対応してＯＲ回路５０か
ら信号Ｓ４が取り出され、信号出力部３０によりクロッ
ク信号Ｓｃの立ち上がり時点でビット同期がとられなが
ら、シリアルＩ／Ｏ回路２２に信号入力がなされる。
【００２３】ここで、例えば有為なデータ信号が受信さ
れている時刻に「Ｌ」レベルの第１のノイズ信号Ａが重
畳され、あるいは有為なデータ信号のない期間中に
「Ｈ」レベルの第２ノイズ信号Ｂが重畳された場合にあ
っても、クロック信号Ｓｃの立上がり時点まで持続しな
い様な短いパルス幅のノイズにあっては出力側に現れな
い。
れている時刻に「Ｌ」レベルの第１のノイズ信号Ａが重
畳され、あるいは有為なデータ信号のない期間中に
「Ｈ」レベルの第２ノイズ信号Ｂが重畳された場合にあ
っても、クロック信号Ｓｃの立上がり時点まで持続しな
い様な短いパルス幅のノイズにあっては出力側に現れな
い。
【００２４】一方、「Ｌ」レベルの第３ノイズ信号Ｃが
クロック信号Ｓｃの立上がり時点をまたいで持続する場
合にあっては、次の立上がり時点まで１周期分だけ持続
する信号としてクロック信号Ｓｃと同期がとられる。
クロック信号Ｓｃの立上がり時点をまたいで持続する場
合にあっては、次の立上がり時点まで１周期分だけ持続
する信号としてクロック信号Ｓｃと同期がとられる。
【００２５】しかしながら、第１〜第３のフリップフロ
ップ３４・３６・３８から取り出される信号Ｓ１・Ｓ２
・Ｓ３はクロック信号Ｓｃの１周期分ずつ順次にずらし
たものであるから、第３ノイズ信号Ｃは矢印で示す如
く、第１のフリップフロップ３４を通過した後に第２フ
リップフロップ３６に取り込まれ、更に第２フリップフ
ロップ３６を通過した後に第３フリップフロップ３８に
取り込まれるという様に同時に２つのフリップフロップ
から出力されることがなく、その結果として第１〜第３
のＡＮＤ回路４４・４６・４８からは第３ノイズ信号Ｃ
に起因する信号の出力はない。
ップ３４・３６・３８から取り出される信号Ｓ１・Ｓ２
・Ｓ３はクロック信号Ｓｃの１周期分ずつ順次にずらし
たものであるから、第３ノイズ信号Ｃは矢印で示す如
く、第１のフリップフロップ３４を通過した後に第２フ
リップフロップ３６に取り込まれ、更に第２フリップフ
ロップ３６を通過した後に第３フリップフロップ３８に
取り込まれるという様に同時に２つのフリップフロップ
から出力されることがなく、その結果として第１〜第３
のＡＮＤ回路４４・４６・４８からは第３ノイズ信号Ｃ
に起因する信号の出力はない。
【００２６】同様に、データ信号が「Ｌ」レベルの期間
中に「Ｈ」レベルの第４ノイズ信号Ｄが入力された場合
にあっても、第１〜第３フリップフロップ３４・３６・
３８においてその出力時期がクロック信号Ｓｃの１周期
分ずつずらせて出力される結果、同時に２つの出力が
「Ｈ」レベルとなることがなく、多数決論理によりその
データはノイズと判定されて出力データ中から排除され
るのである。
中に「Ｈ」レベルの第４ノイズ信号Ｄが入力された場合
にあっても、第１〜第３フリップフロップ３４・３６・
３８においてその出力時期がクロック信号Ｓｃの１周期
分ずつずらせて出力される結果、同時に２つの出力が
「Ｈ」レベルとなることがなく、多数決論理によりその
データはノイズと判定されて出力データ中から排除され
るのである。
【００２７】以上のように、多数決論理を利用した濾波
回路２６に入力された信号上に重畳されたノイズ信号の
うち、使用されるクロック信号Ｓｃの１周期分に満たな
い持続時間のものは排除されて出力側に現れない。
回路２６に入力された信号上に重畳されたノイズ信号の
うち、使用されるクロック信号Ｓｃの１周期分に満たな
い持続時間のものは排除されて出力側に現れない。
【００２８】そこで本実施例にあっては、第１濾波回路
２６ａにおけるクロック信号Ｓｃｈの繰り返し周波数
を、非同期型のシリアルＩ／Ｏ回路２２における最高速
のボーレートである１１５．２ｋの例えば３２倍あるい
はそれ以上の値に設定することにより、持続時間が十分
に短いパルス状のノイズを除去可能とする。
２６ａにおけるクロック信号Ｓｃｈの繰り返し周波数
を、非同期型のシリアルＩ／Ｏ回路２２における最高速
のボーレートである１１５．２ｋの例えば３２倍あるい
はそれ以上の値に設定することにより、持続時間が十分
に短いパルス状のノイズを除去可能とする。
【００２９】一方、第２濾波回路２６ｂにおいては、実
際に処理するデータ信号のボーレートの例えば１６倍の
周波数のクロック信号Ｓｃｌを利用することにより、デ
ータ信号のパルス波形を損なうことなく、データ信号に
できるだけ近いパルス幅のノイズ信号を除去するように
している。
際に処理するデータ信号のボーレートの例えば１６倍の
周波数のクロック信号Ｓｃｌを利用することにより、デ
ータ信号のパルス波形を損なうことなく、データ信号に
できるだけ近いパルス幅のノイズ信号を除去するように
している。
【００３０】なお、上記した第２濾波回路２６ｂにおけ
るボーレートの１６倍というクロック信号は、シリアル
Ｉ／Ｏ回路２２において一般にデータ信号のビット同期
あるいはサンプリング用に使用されるクロック信号の周
波数と同一であり、両者は流用できて好ましい。しかし
ながら、クロック信号Ｓｃの周波数は、第１および第２
濾波回路２６ａ・２６ｂともに適宜変更して実施できる
ことは勿論である。
るボーレートの１６倍というクロック信号は、シリアル
Ｉ／Ｏ回路２２において一般にデータ信号のビット同期
あるいはサンプリング用に使用されるクロック信号の周
波数と同一であり、両者は流用できて好ましい。しかし
ながら、クロック信号Ｓｃの周波数は、第１および第２
濾波回路２６ａ・２６ｂともに適宜変更して実施できる
ことは勿論である。
【００３１】また多数決論理を３段のフリップフロップ
で構成した例を示したが、段数を変更したり、同様な動
作をする他の回路で実施することもできる。更にまた、
濾波回路２６それ自体を１に減少させ、あるいは３以上
に増加させることもできる。更に濾波手段２４の介装位
置は、シリアルＩ／Ｏ回路２２の入力側に備えれば、同
回路２２と一体にＡＳＩＣ化できて製造に必要なコスト
や設置面積の増大が無視できる程度に抑制可能である
が、それに限定されるものでなく、ＲＳ２３２Ｃ用イン
ターフェイス回路２０の入力側に備えることもできる。
で構成した例を示したが、段数を変更したり、同様な動
作をする他の回路で実施することもできる。更にまた、
濾波回路２６それ自体を１に減少させ、あるいは３以上
に増加させることもできる。更に濾波手段２４の介装位
置は、シリアルＩ／Ｏ回路２２の入力側に備えれば、同
回路２２と一体にＡＳＩＣ化できて製造に必要なコスト
や設置面積の増大が無視できる程度に抑制可能である
が、それに限定されるものでなく、ＲＳ２３２Ｃ用イン
ターフェイス回路２０の入力側に備えることもできる。
【図１】データ通信回路の全体的な構成を示す説明図で
ある。
ある。
【図２】濾波手段の一例を示すブロック図である。
【図３】濾波回路の具体的な構成を示す電気回路図であ
る。
る。
【図４】図３における各部の動作状況を示す波形図であ
る。
る。
１０ データ通信回路 １２ パソコン装置 １４ コネクタ １６ 通信ケーブル １８ 外部装置 ２０ ＲＳ２３２Ｃ用インターフェイス回路 ２２ シリアルＩ／Ｏ回路 ２４ 濾波手段 ２６ 濾波回路 ２８ 信号入力部 ３０ 信号出力部 ３２ 多数決回路 ３４ 第１フリップフロップ ３６ 第２フリップフロップ ３８ 第３フリップフロップ ４４ 第１ＡＮＤ回路 ４６ 第２ＡＮＤ回路 ４８ 第３ＡＮＤ回路 ５０ ＯＲ回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−276944（ＪＰ，Ａ) 特開 平３−69238（ＪＰ，Ａ) 特開 平３−181218（ＪＰ，Ａ) 特開 平10−145439（ＪＰ，Ａ) 特開 平５−167564（ＪＰ，Ａ) 特開 平５−130151（ＪＰ，Ａ) 特開 平４−59655（ＪＰ，Ａ) 特開 平７−202951（ＪＰ，Ａ) 特開 平４−97639（ＪＰ，Ａ) 特開 昭62−60322（ＪＰ，Ａ) 実開 平１−117115（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 25/03 H04L 25/08 H04B 1/10 H03H 17/02
Claims (2)
- 【請求項１】 非同期状態でシリアルデータが受け渡さ
れるシリアルＩ／Ｏ回路（２２）の入力側に濾波手段
（２４）が介装されたシリアル式データ通信回路であっ
て、 前記濾波手段（２４）は、 その濾波特性が固定された第１の濾波回路（２６ａ）
と、 入力信号のボーレートの変化に対応してその濾波特性が
自動的に変更される第２の濾波回路（２６ｂ）とを直列
に備え、 前記第１の濾波回路（２６ａ）および第２の濾波回路
（２６ｂ）は共に、多数決論理を利用した略同一構成の
デジタルフィルタで構成され、使用されるクロック信号
Ｓｃの繰り返し周期より短いパルス幅を有するノイズ信
号を除去可能とするとともに、クロック信号Ｓｃの周波
数が入力信号のボーレートに対応して設定されるもので
あって、更に 前記第１の濾波回路（２６ａ）は、入力処
理される可能性のあるボーレートにおける最高値の３２
倍以上の周波数のクロック信号を使用することにより、
その濾波特性を、入力処理される可能性のあるボーレー
トの最高値よりも十分に高い周波数域のノイズを除去可
能に設定する一方、 前記第２の濾波回路（２６ｂ）は、実際に処理するデー
タ信号のボーレートの１６倍の周波数のクロック信号を
使用することにより、その濾波特性を、実際に入力され
ている信号の波形を損なうことなく、且つ、入力信号の
ボーレートにできるだけ近い周波数域のノイズを除去可
能に設定したことを特徴とするシリアル式データ通信回
路。 - 【請求項２】 前記シリアルＩ／Ｏ回路（２２）と濾波
手段（２４）は、一体に集積回路化されている請求項１
記載のデータ通信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20861597A JP3316426B2 (ja) | 1997-07-16 | 1997-07-16 | シリアル式データ通信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20861597A JP3316426B2 (ja) | 1997-07-16 | 1997-07-16 | シリアル式データ通信回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1141298A JPH1141298A (ja) | 1999-02-12 |
| JP3316426B2 true JP3316426B2 (ja) | 2002-08-19 |
Family
ID=16559164
Family Applications (1)
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| JP20861597A Expired - Fee Related JP3316426B2 (ja) | 1997-07-16 | 1997-07-16 | シリアル式データ通信回路 |
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| JP5140915B2 (ja) | 2005-09-29 | 2013-02-13 | 富士通セミコンダクター株式会社 | ノイズフィルタ及びフィルタリング方法 |
-
1997
- 1997-07-16 JP JP20861597A patent/JP3316426B2/ja not_active Expired - Fee Related
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| US11171770B2 (en) | 2020-03-23 | 2021-11-09 | Kabushiki Kaisha Toshiba | Data transmission device |
Also Published As
| Publication number | Publication date |
|---|---|
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