JPH10126228A - デジタル波形整形回路 - Google Patents
デジタル波形整形回路Info
- Publication number
- JPH10126228A JPH10126228A JP8295737A JP29573796A JPH10126228A JP H10126228 A JPH10126228 A JP H10126228A JP 8295737 A JP8295737 A JP 8295737A JP 29573796 A JP29573796 A JP 29573796A JP H10126228 A JPH10126228 A JP H10126228A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- input
- level
- output
- noise
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】
【課題】信号入力にクロック入力と相前後して入力され
たノイズがあっても誤動作せず、しかもそのノイズを除
去した信号入力が得られる。 【解決手段】入力信号をリセット信号で取り込むＤタイ
プのフリツプフロップと、このフリツプフロップに続く
複数段のＤタイプのフリツプフロップと、前記各フリツ
プフロップの出力信号をそれぞれ入力する多数決演算回
路６と、前記リセット信号を分周したリタイミング信号
で多数決演算回路６の出力信号を取り込むレジスタ８と
を備える。
たノイズがあっても誤動作せず、しかもそのノイズを除
去した信号入力が得られる。 【解決手段】入力信号をリセット信号で取り込むＤタイ
プのフリツプフロップと、このフリツプフロップに続く
複数段のＤタイプのフリツプフロップと、前記各フリツ
プフロップの出力信号をそれぞれ入力する多数決演算回
路６と、前記リセット信号を分周したリタイミング信号
で多数決演算回路６の出力信号を取り込むレジスタ８と
を備える。
Description
【０００１】
【発明の属する技術分野】本発明はデジタル波形整形回
路に関し、特にデジタル信号を正確に受信することが必
要とされるデジタル伝送装置の受信回路に適用して、有
効なデジタル波形整形回路に関する。
路に関し、特にデジタル信号を正確に受信することが必
要とされるデジタル伝送装置の受信回路に適用して、有
効なデジタル波形整形回路に関する。
【０００２】
【従来の技術】デジタル伝送において、外部ノイズ等の
影響により受信側でのデータの再生が困難となるような
伝送路を使用する場合の受信回路に使用され、正確なデ
ータの再生を可能とする受信装置の入力データ波形整形
の機能として、採用される。特に、外部ノイズ等の影響
を受ける伝送路において、正確なデータの伝送を可能に
する受信回路が設けられなければならない。
影響により受信側でのデータの再生が困難となるような
伝送路を使用する場合の受信回路に使用され、正確なデ
ータの再生を可能とする受信装置の入力データ波形整形
の機能として、採用される。特に、外部ノイズ等の影響
を受ける伝送路において、正確なデータの伝送を可能に
する受信回路が設けられなければならない。
【０００３】クロック入力が電源を迂回して、他の電子
回路に混入して、ノイズ成分となることもある。このよ
うなノイズ成分のない正確な信号入力を得ることは、大
切である。
回路に混入して、ノイズ成分となることもある。このよ
うなノイズ成分のない正確な信号入力を得ることは、大
切である。
【０００４】デジタル信号処理装置の多機能化に伴い、
１つの装置内でも広帯域の高周波成分が必要となってい
る。そのため、装置内のパッケージ間インタフェース等
にもその周波数成分がノイズ成分となり、信号の正確な
伝送を妨げる恐れがある。通常このような場合、信号を
バランス伝送としたり、受信側にノイズカット用のアナ
ログ回路を設けたりして、誤りのないインタフェースを
確保していた。
１つの装置内でも広帯域の高周波成分が必要となってい
る。そのため、装置内のパッケージ間インタフェース等
にもその周波数成分がノイズ成分となり、信号の正確な
伝送を妨げる恐れがある。通常このような場合、信号を
バランス伝送としたり、受信側にノイズカット用のアナ
ログ回路を設けたりして、誤りのないインタフェースを
確保していた。
【０００５】特開平３−１６９１１４号公報に開示され
ている図３を参照すると、このノイズ除去回路は、デー
タ入力３１とクロック入力３２と「１」出力および
「０」出力を有する第１、第２のＤタイプ・フリツプフ
ロップ３３、３４と、セット（Ｓ）入力とリセット
（Ｒ）入力とを有するセット・リセット・フリツプフロ
ップ３７と、ＮＡＮＤゲート３５およびＯＲゲート３６
を構成素子として含み、入力信号を前記第１のＤタイプ
・フリツプフロップ３３のデータ入力に接続し、この第
１のＤタイプ・フリツプフロップ３３の「１」出力を前
記第２のＤタイプ・フリツプフロップ３４のデータ入力
に接続し、前記第１のＤタイプ・フリツプフロップ３３
の「１」出力を前記ＮＡＮＤゲート３５の第１の入力に
接続し、前記第２のＤタイプ・フリツプフロップ３４の
「１」出力を前記ＮＡＮＤゲート３５の第２の入力に接
続し、前記第１のＤタイプ・フリツプフロップ３３の
「０」出力を前記ＯＲゲート３６の第１の入力に接続
し、前記第２のＤタイプ・フリツプフロップ３４の
「０」出力を前記ＯＲゲート３６の第２の入力に接続
し、前記ＮＡＮＤゲート３５の出力を前記セット・リセ
ット・フリツプフロップ３７のセット（Ｓ）入力に接続
し、ＯＲゲート３６の出力を前記セット・リセット・フ
リツプフロップ３７のリセット（Ｒ）入力に接続し、周
期的なクロック信号を前記第１、第２のＤタイプ・フリ
ツプフロップ３３、３４のそれぞれのクロック入力３２
に接続し、このセット・リセット・フリツプフロップ３
７の出力を入力信号のノイズ除去された出力信号として
使用するように構成している。
ている図３を参照すると、このノイズ除去回路は、デー
タ入力３１とクロック入力３２と「１」出力および
「０」出力を有する第１、第２のＤタイプ・フリツプフ
ロップ３３、３４と、セット（Ｓ）入力とリセット
（Ｒ）入力とを有するセット・リセット・フリツプフロ
ップ３７と、ＮＡＮＤゲート３５およびＯＲゲート３６
を構成素子として含み、入力信号を前記第１のＤタイプ
・フリツプフロップ３３のデータ入力に接続し、この第
１のＤタイプ・フリツプフロップ３３の「１」出力を前
記第２のＤタイプ・フリツプフロップ３４のデータ入力
に接続し、前記第１のＤタイプ・フリツプフロップ３３
の「１」出力を前記ＮＡＮＤゲート３５の第１の入力に
接続し、前記第２のＤタイプ・フリツプフロップ３４の
「１」出力を前記ＮＡＮＤゲート３５の第２の入力に接
続し、前記第１のＤタイプ・フリツプフロップ３３の
「０」出力を前記ＯＲゲート３６の第１の入力に接続
し、前記第２のＤタイプ・フリツプフロップ３４の
「０」出力を前記ＯＲゲート３６の第２の入力に接続
し、前記ＮＡＮＤゲート３５の出力を前記セット・リセ
ット・フリツプフロップ３７のセット（Ｓ）入力に接続
し、ＯＲゲート３６の出力を前記セット・リセット・フ
リツプフロップ３７のリセット（Ｒ）入力に接続し、周
期的なクロック信号を前記第１、第２のＤタイプ・フリ
ツプフロップ３３、３４のそれぞれのクロック入力３２
に接続し、このセット・リセット・フリツプフロップ３
７の出力を入力信号のノイズ除去された出力信号として
使用するように構成している。
【０００６】しかしながら、かかる構成においては、図
４のタイミング図に示されるように、クロック入力３２
と略同様な間隙で相前後して、入力信号３１にノイズ３
９、４０があれば、信号出力３８は、正常な入力信号と
は相違するデューティ幅のパルスとなる難点がある。こ
こで、第１のフリツプフロップ３３の出力は、最初のノ
イズ３７で反転し、第２のフリツプフロップ３４の出力
は、この出力に１クロックだけ遅れたパルスとなる。第
１、第２のフリツプフロップ３３、３４のＮＡＮＤゲー
ト３５の出力は、最初のノイズ３９で反転してゼロレベ
ルにならず、１レベルのままである。またＯＲゲート３
６の出力は、第２番目のノイズ４０で反転して、ゼロレ
ベルとなる。セット・リセット・フリツプフロップ３８
の出力は、図４のようにデューティ幅の小さいパルスと
なり、入力信号３１とは相違したものとなる。
４のタイミング図に示されるように、クロック入力３２
と略同様な間隙で相前後して、入力信号３１にノイズ３
９、４０があれば、信号出力３８は、正常な入力信号と
は相違するデューティ幅のパルスとなる難点がある。こ
こで、第１のフリツプフロップ３３の出力は、最初のノ
イズ３７で反転し、第２のフリツプフロップ３４の出力
は、この出力に１クロックだけ遅れたパルスとなる。第
１、第２のフリツプフロップ３３、３４のＮＡＮＤゲー
ト３５の出力は、最初のノイズ３９で反転してゼロレベ
ルにならず、１レベルのままである。またＯＲゲート３
６の出力は、第２番目のノイズ４０で反転して、ゼロレ
ベルとなる。セット・リセット・フリツプフロップ３８
の出力は、図４のようにデューティ幅の小さいパルスと
なり、入力信号３１とは相違したものとなる。
【０００７】このような従来のノズル除去回路では、上
述した動作の説明でもあるように、ノイズは不規則的に
発生するものであるが、クロック信号５８の変化するタ
イミングと時間的に重なることが２回続けて起こること
がほとんど無いことを条件としていた。しかし、本来の
ノイズはランダム的な発生となり、連続する場合も十分
考えられる。よってこの従来回路では完全なノイズ除去
を実現するには、不可能であるという問題点があった。
述した動作の説明でもあるように、ノイズは不規則的に
発生するものであるが、クロック信号５８の変化するタ
イミングと時間的に重なることが２回続けて起こること
がほとんど無いことを条件としていた。しかし、本来の
ノイズはランダム的な発生となり、連続する場合も十分
考えられる。よってこの従来回路では完全なノイズ除去
を実現するには、不可能であるという問題点があった。
【０００８】特開昭５８−１１４５２４号に開示され、
その構成図を図５に示すノイズ除去回路は、入力信号５
６が入力され、クロック信号５８により駆動されるｎ段
のフリツプフロップ回路５１、５２、……、５ｎと、該
各フリツプフロップ５１、５２、……、５ｎの出力が入
力される論理和回路５３と、該論理和回路５３の出力が
入力され、同基準クロック信号５８により駆動されるｎ
段（但しｍ＞ｎ）のフリツプフロップ回路４１、４２、
……、４ｎと、該ｍ段の各フリツプフロップ４１、４
２、……、４ｎの出力が入力され、その出力により出力
信号が送出される論理積回路４５とから構成されてい
る。
その構成図を図５に示すノイズ除去回路は、入力信号５
６が入力され、クロック信号５８により駆動されるｎ段
のフリツプフロップ回路５１、５２、……、５ｎと、該
各フリツプフロップ５１、５２、……、５ｎの出力が入
力される論理和回路５３と、該論理和回路５３の出力が
入力され、同基準クロック信号５８により駆動されるｎ
段（但しｍ＞ｎ）のフリツプフロップ回路４１、４２、
……、４ｎと、該ｍ段の各フリツプフロップ４１、４
２、……、４ｎの出力が入力され、その出力により出力
信号が送出される論理積回路４５とから構成されてい
る。
【０００９】しかしながら、かかる構成においては、図
６のタイミング図に示すように、クロック入力５８と略
間隙の等しいノイズ５７、５９が、クロック入力５８と
相前後して信号入力５６に含まれた場合、論理和５３の
出力は得られず、出力信号４７が得られなくなるという
難点がある。
６のタイミング図に示すように、クロック入力５８と略
間隙の等しいノイズ５７、５９が、クロック入力５８と
相前後して信号入力５６に含まれた場合、論理和５３の
出力は得られず、出力信号４７が得られなくなるという
難点がある。
【００１０】更に、特開平４−８４５２６号公報に開示
されている回路では、送られて来るデータが、クロック
成分を含まない符号化方式のデータ受信を前提として、
安定した受信クロックを抽出し、ノイズによる周期はず
れを抑制しており、ソースクロック、シフトクロックが
必要不可欠な構成要件となっている。
されている回路では、送られて来るデータが、クロック
成分を含まない符号化方式のデータ受信を前提として、
安定した受信クロックを抽出し、ノイズによる周期はず
れを抑制しており、ソースクロック、シフトクロックが
必要不可欠な構成要件となっている。
【００１１】
【発明が解決しようとする課題】そこで、本発明の目的
は信号入力にクロック入力と相前後して入力されたノイ
ズがあっても誤動作せず、しかもそのノイズを除去した
信号入力が得られることにある。
は信号入力にクロック入力と相前後して入力されたノイ
ズがあっても誤動作せず、しかもそのノイズを除去した
信号入力が得られることにある。
【００１２】また本発明の他の目的は、ノイズが不規則
的に発生する伝送路においては、取り込みタイミングの
同時刻に２回連続したノイズが発生する場合もあり、こ
のような場合でも正確な受信が可能になるようにしたデ
ジタル波形整形回路を提供することにある。
的に発生する伝送路においては、取り込みタイミングの
同時刻に２回連続したノイズが発生する場合もあり、こ
のような場合でも正確な受信が可能になるようにしたデ
ジタル波形整形回路を提供することにある。
【００１３】
【課題を解決するための手段】前述の課題を解決するた
め、本発明によるデジタル波形整形回路は、入力信号を
リセット信号で取り込むＤタイプのフリツプフロップ
と、このフリツプフロップに続く複数段のＤタイプのフ
リツプフロップと、前記各フリツプフロップの出力信号
をそれぞれ入力する多数決演算回路と、前記リセット信
号を分周したリタイミング信号で前記多数決演算回路の
出力信号を取り込むレジスタとを備えて構成される。
め、本発明によるデジタル波形整形回路は、入力信号を
リセット信号で取り込むＤタイプのフリツプフロップ
と、このフリツプフロップに続く複数段のＤタイプのフ
リツプフロップと、前記各フリツプフロップの出力信号
をそれぞれ入力する多数決演算回路と、前記リセット信
号を分周したリタイミング信号で前記多数決演算回路の
出力信号を取り込むレジスタとを備えて構成される。
【００１４】ここで、前記リタイミング信号は、前記リ
セット信号を５分周した信号であり、前記多数決演算回
路は、３信号以上の入力信号が１レベルのとき１レベ
ル、３信号未満の入力信号が１レベルのとき０レベルの
信号を出力する、また、前記Ｄタイプのフリツプフロッ
プの総個数が５であり、前記クロック信号は、前記入力
信号の周波数の１５倍以上に設定することができる。
セット信号を５分周した信号であり、前記多数決演算回
路は、３信号以上の入力信号が１レベルのとき１レベ
ル、３信号未満の入力信号が１レベルのとき０レベルの
信号を出力する、また、前記Ｄタイプのフリツプフロッ
プの総個数が５であり、前記クロック信号は、前記入力
信号の周波数の１５倍以上に設定することができる。
【００１５】
【発明の実施の形態】本発明のデジタル波形整形回路の
実施形態が図１に示されている。図１において、本発明
のデジタル波形整形回路の実施形態は、入力信号９が印
加される第１のＤタイプのフリツプフロップ（以下ＦＦ
と略記する）１と、第１のＤタイプのＦＦ１の出力信号
１２がＤ入力に印加される第２のＤタイプのＦＦ２と、
この出力信号１３がＤ入力に印加される第３のＤタイプ
のＦＦ３と、この出力信号１４がＤ入力に印加される第
４のＤタイプのＦＦ４と、この出力信号１５がＤ入力に
印加される第５のＤタイプのＦＦ５と、各出力信号１
２、１３、１４、１５、１６（第５のＤタイプのＦＦの
出力信号）が入力される多数決演算回路６と、この多数
決演算回路６の出力信号１７をリタイミング信号１８の
入力毎に記憶する出力レジスタ８と、クロック信号の５
個毎に１パルスのリタイミング信号１８を発生するカウ
ンタ７とを備える。
実施形態が図１に示されている。図１において、本発明
のデジタル波形整形回路の実施形態は、入力信号９が印
加される第１のＤタイプのフリツプフロップ（以下ＦＦ
と略記する）１と、第１のＤタイプのＦＦ１の出力信号
１２がＤ入力に印加される第２のＤタイプのＦＦ２と、
この出力信号１３がＤ入力に印加される第３のＤタイプ
のＦＦ３と、この出力信号１４がＤ入力に印加される第
４のＤタイプのＦＦ４と、この出力信号１５がＤ入力に
印加される第５のＤタイプのＦＦ５と、各出力信号１
２、１３、１４、１５、１６（第５のＤタイプのＦＦの
出力信号）が入力される多数決演算回路６と、この多数
決演算回路６の出力信号１７をリタイミング信号１８の
入力毎に記憶する出力レジスタ８と、クロック信号の５
個毎に１パルスのリタイミング信号１８を発生するカウ
ンタ７とを備える。
【００１６】ここで、入力信号９の中にノイズが含まれ
ており、出力レジスタ８の出力信号１９が、目的とする
波形整形出力信号となる。カウンタ７は、リセット信号
でリセットされる。また、クロック信号１１の周波数
は、送信クロック信号９’の５倍、リタイミング信号の
５倍に設定されているものとする。
ており、出力レジスタ８の出力信号１９が、目的とする
波形整形出力信号となる。カウンタ７は、リセット信号
でリセットされる。また、クロック信号１１の周波数
は、送信クロック信号９’の５倍、リタイミング信号の
５倍に設定されているものとする。
【００１７】ＤタイプのＦＦの総個数は、５個であり、
いずれもクロック信号１１で動作する。多数決演算回路
ｂは、出力信号１２、１３、１４、１５、１６のうち３
個以上の信号が１レベルである場合に、出力信号１７と
して１レベルを出力し、３個未満の信号が１レベルであ
る場合に出力信号１７として０レベルを出力する。出力
信号１９は、リタイミング信号が入力される毎に、更新
される。入力信号９は、共通のタイミングで変化する
か、又は変化しない。従って、入力信号９のデューティ
幅が変化することのない出力信号１９が得られる。カウ
ンタ７は、クロック信号１１を５分周したリタイミング
信号が得られるが、リセット信号１０も印加されて、０
レベルの補正が行われる。
いずれもクロック信号１１で動作する。多数決演算回路
ｂは、出力信号１２、１３、１４、１５、１６のうち３
個以上の信号が１レベルである場合に、出力信号１７と
して１レベルを出力し、３個未満の信号が１レベルであ
る場合に出力信号１７として０レベルを出力する。出力
信号１９は、リタイミング信号が入力される毎に、更新
される。入力信号９は、共通のタイミングで変化する
か、又は変化しない。従って、入力信号９のデューティ
幅が変化することのない出力信号１９が得られる。カウ
ンタ７は、クロック信号１１を５分周したリタイミング
信号が得られるが、リセット信号１０も印加されて、０
レベルの補正が行われる。
【００１８】図１のブロック図の各部の動作波形を示す
図２のタイミング図を参照すると、この入力信号９には
ノイズ２０、２１、２２、２３が混在している。ノイズ
２０、２１により、第１のＤタイプのＦＦ１の出力信号
１２は、０レベルに設定される。この出力信号１２は、
第２、第３、第４、第５のＤタイプのＦＦ２〜５の出力
信号１３〜１６として、１クロックパルス幅の整数倍だ
け遅延した形であらわれる。多数決演算回路６の出力信
号１７は、３信号以上が１レベルのとき１、３信号未満
が１レベルのとき０レベルとなる。まだノイズの影響の
残る出力信号１７は、リタイミング信号毎にサンプリン
グされて、出力信号１９となる。出力信号１９は、入力
信号９に比較すると、位相の遅れはあるが、全く共通す
るか又は相似形となるパルスが得られる。
図２のタイミング図を参照すると、この入力信号９には
ノイズ２０、２１、２２、２３が混在している。ノイズ
２０、２１により、第１のＤタイプのＦＦ１の出力信号
１２は、０レベルに設定される。この出力信号１２は、
第２、第３、第４、第５のＤタイプのＦＦ２〜５の出力
信号１３〜１６として、１クロックパルス幅の整数倍だ
け遅延した形であらわれる。多数決演算回路６の出力信
号１７は、３信号以上が１レベルのとき１、３信号未満
が１レベルのとき０レベルとなる。まだノイズの影響の
残る出力信号１７は、リタイミング信号毎にサンプリン
グされて、出力信号１９となる。出力信号１９は、入力
信号９に比較すると、位相の遅れはあるが、全く共通す
るか又は相似形となるパルスが得られる。
【００１９】ノイズ２２の左側は出力信号１２を誤って
０レベルに設定してしまうノイズであり、ノイズ２２の
右側は出力信号１２を誤って１レベルに設定してしまう
ノイズである。ノイズ２３は、この逆のレベルに設定し
てしまうノイズである。ここで重要な点は、クロック信
号１１に相前後した２つのノイズが印加されても、誤動
作を生じないことである。クロック信号１１は、入力信
号９の１５倍以上の周波数に設定することが好ましい。
０レベルに設定してしまうノイズであり、ノイズ２２の
右側は出力信号１２を誤って１レベルに設定してしまう
ノイズである。ノイズ２３は、この逆のレベルに設定し
てしまうノイズである。ここで重要な点は、クロック信
号１１に相前後した２つのノイズが印加されても、誤動
作を生じないことである。クロック信号１１は、入力信
号９の１５倍以上の周波数に設定することが好ましい。
【００２０】外部より入力されてきた入力信号９は、送
信クロック信号９’のｎ倍（本構成例では５倍となる）
のクロック１１信号で、第１のＤタイプＦＦ１に取り込
まれる。
信クロック信号９’のｎ倍（本構成例では５倍となる）
のクロック１１信号で、第１のＤタイプＦＦ１に取り込
まれる。
【００２１】この場合、ｎは５であるため、同一時間軸
上で３信号以上の同一レベル（Ｈ又はＬ）が検出された
ら、そのレベルを多数決演算回路６の出力信号１７とし
て、出力レジスタ８に送られる。出力レジスタ８では、
カウンタ回路７で作られたリタイミング信号１８で、多
数決演算回路６の出力信号１７を取り込み、再生出力信
号１９として出力する。
上で３信号以上の同一レベル（Ｈ又はＬ）が検出された
ら、そのレベルを多数決演算回路６の出力信号１７とし
て、出力レジスタ８に送られる。出力レジスタ８では、
カウンタ回路７で作られたリタイミング信号１８で、多
数決演算回路６の出力信号１７を取り込み、再生出力信
号１９として出力する。
【００２２】この様に、リタイミング信号１８の直前の
サンプルタイミングの５個の中に、ノイズによるエラー
パルスが２個発生していても、正常レベルの信号が３個
存在すれば正常レベルでの再生が可能となる。またエラ
ーの発生状況によっては、データの取り込みクロック１
１の周波数を高くすることにより、ｎの数を増やし、ｎ
段のＤタイプフリツプフロップ構成及びこれにともなう
多数決回路６の判定数を増加させ、さらに再生能力の高
いデジタル波形整形回路が実現できる。
サンプルタイミングの５個の中に、ノイズによるエラー
パルスが２個発生していても、正常レベルの信号が３個
存在すれば正常レベルでの再生が可能となる。またエラ
ーの発生状況によっては、データの取り込みクロック１
１の周波数を高くすることにより、ｎの数を増やし、ｎ
段のＤタイプフリツプフロップ構成及びこれにともなう
多数決回路６の判定数を増加させ、さらに再生能力の高
いデジタル波形整形回路が実現できる。
【００２３】本発明の実施形態によれば、Ｄタイプのフ
リツプフロップの総個数を５個としたが、これに限定さ
れるものではなく、さらに他の任意の個数であっても良
い。フリツプフロップの総個数が多くなると、精度も向
上する。
リツプフロップの総個数を５個としたが、これに限定さ
れるものではなく、さらに他の任意の個数であっても良
い。フリツプフロップの総個数が多くなると、精度も向
上する。
【００２４】
【発明の効果】以上説明したように、本発明のデジタル
波形整形回路によれば、入力信号を取り込むＤタイプフ
リツプフロップの段数を多く取り、その取り込み周波数
も入力信号のｎ倍の速度を使用し、またレベルの検出を
多数決による判定とすることにより、連続性のあるノイ
ズに対しても十分波形整形が可能となる。
波形整形回路によれば、入力信号を取り込むＤタイプフ
リツプフロップの段数を多く取り、その取り込み周波数
も入力信号のｎ倍の速度を使用し、またレベルの検出を
多数決による判定とすることにより、連続性のあるノイ
ズに対しても十分波形整形が可能となる。
【００２５】また、本発明によれば、フリツプフロップ
を利用した簡単な回路と装置内の伝送信号より早い高速
クロック信号とにより、ノイズに強い信号伝送が可能と
なる効果がある。
を利用した簡単な回路と装置内の伝送信号より早い高速
クロック信号とにより、ノイズに強い信号伝送が可能と
なる効果がある。
【図１】本発明のデジタル波形整形回路の実施形態の構
成を示すブロック図である。
成を示すブロック図である。
【図２】本発明のデジタル波形整形回路の実施形態の動
作を示すタイミング図である。
作を示すタイミング図である。
【図３】第１の従来の技術の構成を示すブロック図であ
る。
る。
【図４】第１の従来の技術の動作を示すタイミング図で
ある。
ある。
【図５】第２の従来の技術の構成を示すブロック図であ
る。
る。
【図６】第２の従来の技術の動作を示すタイミング図で
ある。
ある。
１〜５，３３，３４，４１〜４ｎ，５１〜５ｎＤタイプ
のフリップフロップ ６ 多数決演算回路 ７ カウンタ ８ 出力レジスタ ３５ ＮＡＮＤゲート ３６ ＯＲゲート ３７ Ｓ−Ｒタイプのフリップフロップ
のフリップフロップ ６ 多数決演算回路 ７ カウンタ ８ 出力レジスタ ３５ ＮＡＮＤゲート ３６ ＯＲゲート ３７ Ｓ−Ｒタイプのフリップフロップ
Claims (5)
- 【請求項１】入力信号をリセット信号で取り込むＤタイ
プのフリツプフロップと、このフリツプフロップに続く
複数段のＤタイプのフリツプフロップと、前記各フリツ
プフロップの出力信号をそれぞれ入力する多数決演算回
路と、前記リセット信号を分周したリタイミング信号で
前記多数決演算回路の出力信号を取り込むレジスタとを
備えたことを特徴とするデジタル波形整形回路。 - 【請求項２】前記リタイミング信号は、前記リセット信
号を５分周した信号である請求項１に記載のデジタル波
形整形回路。 - 【請求項３】前記多数決演算回路は、３信号以上の入力
信号が１レベルのとき１レベル、３信号未満の入力信号
が１レベルのとき０レベルの信号を出力する請求項１に
記載のデジタル波形整形回路。 - 【請求項４】前記Ｄタイプのフリツプフロップの総個数
が、５である請求項１記載のデジタル波形整形回路。 - 【請求項５】前記クロック信号は、前記入力信号の周波
数の１５倍以上に設定する請求項１に記載のデジタル波
形整形回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8295737A JPH10126228A (ja) | 1996-10-17 | 1996-10-17 | デジタル波形整形回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8295737A JPH10126228A (ja) | 1996-10-17 | 1996-10-17 | デジタル波形整形回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10126228A true JPH10126228A (ja) | 1998-05-15 |
Family
ID=17824524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8295737A Pending JPH10126228A (ja) | 1996-10-17 | 1996-10-17 | デジタル波形整形回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10126228A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100671749B1 (ko) | 2006-01-05 | 2007-01-19 | 삼성전자주식회사 | 클럭 분주기 |
| JP2007179450A (ja) * | 2005-12-28 | 2007-07-12 | Toshiba Corp | 半導体集積回路 |
| US7773271B2 (en) | 2005-09-15 | 2010-08-10 | Rohm Co., Ltd. | Filter circuit, and image sensor, image sensor module, and image reading apparatus provided therewith |
| JP2012142736A (ja) * | 2010-12-28 | 2012-07-26 | Auto Network Gijutsu Kenkyusho:Kk | ノイズ除去方法及びノイズ除去装置 |
-
1996
- 1996-10-17 JP JP8295737A patent/JPH10126228A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7773271B2 (en) | 2005-09-15 | 2010-08-10 | Rohm Co., Ltd. | Filter circuit, and image sensor, image sensor module, and image reading apparatus provided therewith |
| JP2007179450A (ja) * | 2005-12-28 | 2007-07-12 | Toshiba Corp | 半導体集積回路 |
| JP4602246B2 (ja) * | 2005-12-28 | 2010-12-22 | 株式会社東芝 | 半導体集積回路 |
| KR100671749B1 (ko) | 2006-01-05 | 2007-01-19 | 삼성전자주식회사 | 클럭 분주기 |
| JP2012142736A (ja) * | 2010-12-28 | 2012-07-26 | Auto Network Gijutsu Kenkyusho:Kk | ノイズ除去方法及びノイズ除去装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5001374A (en) | Digital filter for removing short duration noise | |
| US6175603B1 (en) | System for managing signals in different clock domains and a programmable digital filter | |
| KR20040007715A (ko) | 제 1 클록 펄스로 작동되는 시스템으로부터 제 2 클록펄스로 작동되는 시스템으로 데이터를 전송하기 위한 방법및 회로 | |
| US6414540B2 (en) | Input filter stage for a data stream, and method for filtering a data stream | |
| JP2006332945A (ja) | 半導体集積回路 | |
| JPH10126228A (ja) | デジタル波形整形回路 | |
| US5901189A (en) | Symmetrical correlator | |
| JP3380329B2 (ja) | ディジタルデータ調停装置 | |
| US6172538B1 (en) | Universal pulse synchronizer | |
| JPH1093403A (ja) | ノイズ除去バスレシーバ | |
| US20050138510A1 (en) | Scan test circuit | |
| JP2778527B2 (ja) | 計数回路 | |
| JPH1168861A (ja) | 同時双方向送受信方法および同時双方向送受信回路 | |
| JP2644112B2 (ja) | Ｆｉｆｏ試験診断回路 | |
| JP3316426B2 (ja) | シリアル式データ通信回路 | |
| JP3001414B2 (ja) | 符号誤り訂正装置 | |
| KR940004997Y1 (ko) | 디지틀 데이터 신호의 에러검출 장치 | |
| KR100262858B1 (ko) | 고속 디지털 피크 검출 장치 | |
| JP3514020B2 (ja) | レート発生器 | |
| JP3544596B2 (ja) | シンクロ／デジタル変換器におけるビット飛び検出方法 | |
| US6668298B1 (en) | Shifting an input signal from a high-speed domain to a lower-speed domain | |
| JPH0328862B2 (ja) | ||
| JPH10135938A (ja) | 非同期信号同期化回路 | |
| JP2002267726A (ja) | 信号のレベル判定方法およびその装置 | |
| JP2006129489A (ja) | ディジタル信号解析方法およびシステム |