JPH08237231A - 通信システムのための回路および通信リンクおよび通信装置 - Google Patents
通信システムのための回路および通信リンクおよび通信装置Info
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- JPH08237231A JPH08237231A JP7332558A JP33255895A JPH08237231A JP H08237231 A JPH08237231 A JP H08237231A JP 7332558 A JP7332558 A JP 7332558A JP 33255895 A JP33255895 A JP 33255895A JP H08237231 A JPH08237231 A JP H08237231A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
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- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 周波数ミスマッチの問題を解決し、かつジッ
タを除去できる通信システムのための回路および通信リ
ンクおよび通信装置を提供する。 【解決手段】 本発明による受信機１０６は、クロック
回復回路２０６、弾性蓄積回路２１０からなる。クロッ
ク回復回路２０６は、弾性蓄積回路２１０に接続されて
いる。この弾性蓄積回路は、３つの入力および１つの出
力を有する。弾性蓄積回路の第１の入力２０９は、クロ
ック回復回路の出力に電気的に接続されている。第２の
入力２１２は、通信媒体からの入力データストリームを
表すデータ信号２０４を受け入れる。第３の入力２１３
は、ローカルクロック信号を受け入れる。
タを除去できる通信システムのための回路および通信リ
ンクおよび通信装置を提供する。 【解決手段】 本発明による受信機１０６は、クロック
回復回路２０６、弾性蓄積回路２１０からなる。クロッ
ク回復回路２０６は、弾性蓄積回路２１０に接続されて
いる。この弾性蓄積回路は、３つの入力および１つの出
力を有する。弾性蓄積回路の第１の入力２０９は、クロ
ック回復回路の出力に電気的に接続されている。第２の
入力２１２は、通信媒体からの入力データストリームを
表すデータ信号２０４を受け入れる。第３の入力２１３
は、ローカルクロック信号を受け入れる。
Description
【０００１】
【発明の属する技術分野】本発明は、通信チャネルから
のデータを回復するための回路に関する。
のデータを回復するための回路に関する。
【０００２】
【従来の技術】送信機から受信機へデータを転送する方
法は数多くある。送信機は、データが通信媒体を介して
転送されるスピードをコントロールするクロック回路を
有する。受信機も、通信媒体から受け取られるデータを
処理するスピードを制御するクロック回路を有する。
法は数多くある。送信機は、データが通信媒体を介して
転送されるスピードをコントロールするクロック回路を
有する。受信機も、通信媒体から受け取られるデータを
処理するスピードを制御するクロック回路を有する。
【０００３】理想的には、受信機のクロックおよび送信
機のクロックは、正確に同じ周波数であり、適切に位相
が一致する。しかし、典型的には、送信機のクロックお
よび受信機のクロックは近い周波数ではあるが、同じ周
波数ではなく、わずかな周波数のミスマッチを生じる。
さらに、一般的に、通信媒体はデータ中に「ジッタ」
（すなわち、送信機のクロック信号の立ち上がりおよび
立ち下がりに対する信号のタイムシフト）を誘導する。
機のクロックは、正確に同じ周波数であり、適切に位相
が一致する。しかし、典型的には、送信機のクロックお
よび受信機のクロックは近い周波数ではあるが、同じ周
波数ではなく、わずかな周波数のミスマッチを生じる。
さらに、一般的に、通信媒体はデータ中に「ジッタ」
（すなわち、送信機のクロック信号の立ち上がりおよび
立ち下がりに対する信号のタイムシフト）を誘導する。
【０００４】
【発明が解決しようとする課題】従来、受信機は、オー
バサンプリング、フェーズロックドループ（ＰＬＬ）ま
たは弾性表面波フィルタ（ＳＡＷフィルタ）を使用し
て、ジッタおよびクロック周波数の小さな違いの問題に
対処していた。しかし、少なくともふたつの異なる原因
に対して、これらの技術は所定の用途において不適切で
あることがわかった。第一に、ＰＬＬおよびＳＡＷフィ
ルタにおいて、データが第１の送信機から送られ、停止
され、そして第２の送信機から送られる場合、受信機は
（第１の送信機からの）第１のビットストリームと（第
２の送信機からの）第２のビットストリームとの間の大
きな位相変化に気づくことになる。
バサンプリング、フェーズロックドループ（ＰＬＬ）ま
たは弾性表面波フィルタ（ＳＡＷフィルタ）を使用し
て、ジッタおよびクロック周波数の小さな違いの問題に
対処していた。しかし、少なくともふたつの異なる原因
に対して、これらの技術は所定の用途において不適切で
あることがわかった。第一に、ＰＬＬおよびＳＡＷフィ
ルタにおいて、データが第１の送信機から送られ、停止
され、そして第２の送信機から送られる場合、受信機は
（第１の送信機からの）第１のビットストリームと（第
２の送信機からの）第２のビットストリームとの間の大
きな位相変化に気づくことになる。
【０００５】受信機は、可能な限り迅速にこの位相変化
を検出し、これに適合し、再同期化のために割り当てら
れるべき時間による通信媒体の帯域幅の実効的減少を防
止できなければならない。第２に、クロックがデータレ
ートの例えば８倍で動作するオーバサンプリング技術
は、そのようなクロックを動作させるためのかなりの量
の電力を必要とする。
を検出し、これに適合し、再同期化のために割り当てら
れるべき時間による通信媒体の帯域幅の実効的減少を防
止できなければならない。第２に、クロックがデータレ
ートの例えば８倍で動作するオーバサンプリング技術
は、そのようなクロックを動作させるためのかなりの量
の電力を必要とする。
【０００６】最近、通信媒体から入ってくるデータ中の
位相変化を同時または非常に迅速に調節する新しいクロ
ック回復回路が開発されてきた。しかしながら、これら
の同時または非常に迅速に調節するクロック回復回路
は、データ中のジッタを、全てでない場合にも、非常に
多く伝えるという問題がある。
位相変化を同時または非常に迅速に調節する新しいクロ
ック回復回路が開発されてきた。しかしながら、これら
の同時または非常に迅速に調節するクロック回復回路
は、データ中のジッタを、全てでない場合にも、非常に
多く伝えるという問題がある。
【０００７】
【課題を解決するための手段】本発明者には、弾性蓄積
回路に結合されたクロック回復回路を使用することによ
り上記の問題が解決できることがわかった。この弾性蓄
積回路は、３つの入力および１つの出力を使用する。弾
性蓄積回路の第１の入力は、クロック回復回路の出力に
電気的に結合されている。第２の入力は、通信媒体から
の入力データストリームを表すデータ信号を受け入れ
る。第３の入力は、ローカルクロック信号を受け入れ
る。
回路に結合されたクロック回復回路を使用することによ
り上記の問題が解決できることがわかった。この弾性蓄
積回路は、３つの入力および１つの出力を使用する。弾
性蓄積回路の第１の入力は、クロック回復回路の出力に
電気的に結合されている。第２の入力は、通信媒体から
の入力データストリームを表すデータ信号を受け入れ
る。第３の入力は、ローカルクロック信号を受け入れ
る。
【０００８】本発明は、周波数ミスマッチの問題を解決
でき、かつ、ジッタの問題も解決することができる。
でき、かつ、ジッタの問題も解決することができる。
【０００９】
【発明の実施の形態】説明を明瞭にするために、本発明
の実施形態は個々の機能ブロックからなるものとして説
明する。これらのブロックが表す機能は、共用のハード
ウェアまたは専用のハードウェアのいずれかを使用する
ことにより提供することができる。このハードウェア
は、ソフトウェアを実行することができるハードウェア
を含むが、これに限定されるものではない。「プロセッ
サ」という用語は、ソフトウェアを実行することができ
るハードウェアのみを指すものと解釈されるべきではな
い。
の実施形態は個々の機能ブロックからなるものとして説
明する。これらのブロックが表す機能は、共用のハード
ウェアまたは専用のハードウェアのいずれかを使用する
ことにより提供することができる。このハードウェア
は、ソフトウェアを実行することができるハードウェア
を含むが、これに限定されるものではない。「プロセッ
サ」という用語は、ソフトウェアを実行することができ
るハードウェアのみを指すものと解釈されるべきではな
い。
【００１０】本発明が使用される通信システムは、送信
機１０２、通信媒体１０４、および受信機１０６からな
り、図１に示されるように接続されている。データ１０
８は、送信機１０２により出力され、通信媒体１０４に
より運ばれ、入力データストリーム１０７として受信機
１０６に到達する。受信機１０６は、データ信号をデコ
ードし、出力データストリーム１１０を生成する。
機１０２、通信媒体１０４、および受信機１０６からな
り、図１に示されるように接続されている。データ１０
８は、送信機１０２により出力され、通信媒体１０４に
より運ばれ、入力データストリーム１０７として受信機
１０６に到達する。受信機１０６は、データ信号をデコ
ードし、出力データストリーム１１０を生成する。
【００１１】図２において、受信機１０６はプリプロセ
ッサ回路２０２を含む。プリプロセッサ回路２０２は、
入力データストリーム１０７を処理し、データ信号２０
４を生成する。データ信号２０４は、データ信号２０４
を使用するクロック回復回路２０６に入力され、データ
信号２０４と適切な位相関係を有するクロック信号２０
８を生成する。クロック回復回路２０６の一例は、本出
願人による“Method And Apparatus For Clock Recover
y ”という名称の米国特許第５，２３７，２９０号に記
載されている。弾性蓄積回路２１０は、クロック信号２
０８を受け取る第１の入力２０９を有し、出力データス
トリーム１１０を出力する出力２１１を有する。
ッサ回路２０２を含む。プリプロセッサ回路２０２は、
入力データストリーム１０７を処理し、データ信号２０
４を生成する。データ信号２０４は、データ信号２０４
を使用するクロック回復回路２０６に入力され、データ
信号２０４と適切な位相関係を有するクロック信号２０
８を生成する。クロック回復回路２０６の一例は、本出
願人による“Method And Apparatus For Clock Recover
y ”という名称の米国特許第５，２３７，２９０号に記
載されている。弾性蓄積回路２１０は、クロック信号２
０８を受け取る第１の入力２０９を有し、出力データス
トリーム１１０を出力する出力２１１を有する。
【００１２】図２において、弾性蓄積回路２１０は、第
２の入力２１２および第３の入力２１３を有する。第２
の入力２１２は、入力データストリーム１０７を表すデ
ータ信号２０４を受け入れる。この実施形態において、
データ信号２０４は第２の入力２１２に直接的に入力さ
れる。当業者に明らかなように、クロック信号２０８お
よびデータ信号２０４が適切な関係となるように、遅れ
および／または同期を提供するためにフリップフロップ
が使用できる。第３の入力２１３は、ローカルクロック
信号２１４を受け入れる。
２の入力２１２および第３の入力２１３を有する。第２
の入力２１２は、入力データストリーム１０７を表すデ
ータ信号２０４を受け入れる。この実施形態において、
データ信号２０４は第２の入力２１２に直接的に入力さ
れる。当業者に明らかなように、クロック信号２０８お
よびデータ信号２０４が適切な関係となるように、遅れ
および／または同期を提供するためにフリップフロップ
が使用できる。第３の入力２１３は、ローカルクロック
信号２１４を受け入れる。
【００１３】図３は、図２と同様に、弾性蓄積回路２１
０の構成を示す。図３において、弾性蓄積回路２１０
は、第１の入力３０２、第２の入力３０４、第３の入力
３０６、および出力３０８を有する。第１の入力３０２
は、クロック回復回路２０６に電気的に接続されてお
り、クロック信号２０８を受け取る。第２の入力３０４
も、クロック回復回路２０６に接続されており、データ
信号２０４を遅れた形式で受け取る。すなわち、データ
信号２０４が第２の入力３０４に到達する前に例えばク
ロック回復回路２０６中のフリップフロップにより遅延
させられていることを除いては、第２の入力３０４は図
２中の第２の入力２１２と同じ信号を受け取る。しか
し、図２において、（遅延を提供する弾性蓄積回路２１
０中の遅延要素があったとしても）、データ信号２０４
は２１２に到達する前に遅延させられていない。第３の
入力３０６は、ローカルクロック信号２１４を受け入れ
る。
０の構成を示す。図３において、弾性蓄積回路２１０
は、第１の入力３０２、第２の入力３０４、第３の入力
３０６、および出力３０８を有する。第１の入力３０２
は、クロック回復回路２０６に電気的に接続されてお
り、クロック信号２０８を受け取る。第２の入力３０４
も、クロック回復回路２０６に接続されており、データ
信号２０４を遅れた形式で受け取る。すなわち、データ
信号２０４が第２の入力３０４に到達する前に例えばク
ロック回復回路２０６中のフリップフロップにより遅延
させられていることを除いては、第２の入力３０４は図
２中の第２の入力２１２と同じ信号を受け取る。しか
し、図２において、（遅延を提供する弾性蓄積回路２１
０中の遅延要素があったとしても）、データ信号２０４
は２１２に到達する前に遅延させられていない。第３の
入力３０６は、ローカルクロック信号２１４を受け入れ
る。
【００１４】当業者には、図２および図３中のデータ信
号に関連づけられる遅延要素の数はいかなるものであっ
てもよく、データ信号２０４とクロック信号２０８が適
切な関係にある場合には、遅延要素がなくてもよいこと
を理解できるであろう。したがって、（蓄積要素を示し
ていない）米国特許第５，２３７，２９０号に示されて
いるようなクロック回復回路２０６を使用する場合に
は、図２の構成とし、弾性蓄積回路２１０中に蓄積要素
を配置することになる。
号に関連づけられる遅延要素の数はいかなるものであっ
てもよく、データ信号２０４とクロック信号２０８が適
切な関係にある場合には、遅延要素がなくてもよいこと
を理解できるであろう。したがって、（蓄積要素を示し
ていない）米国特許第５，２３７，２９０号に示されて
いるようなクロック回復回路２０６を使用する場合に
は、図２の構成とし、弾性蓄積回路２１０中に蓄積要素
を配置することになる。
【００１５】図４は、弾性蓄積回路２１０の第１の実施
形態を示す。この回路は、図３との組み合わせで使用す
ることができる。図２の回路と組み合わせて用いる場合
には、遅延要素を、データ信号２０４（例えば、“ＲＤ
ＡＴＡ”）およびインバーター４０２との間に介在させ
ることが適切である。
形態を示す。この回路は、図３との組み合わせで使用す
ることができる。図２の回路と組み合わせて用いる場合
には、遅延要素を、データ信号２０４（例えば、“ＲＤ
ＡＴＡ”）およびインバーター４０２との間に介在させ
ることが適切である。
【００１６】クロック信号２０８（例えば“ＲＣＬ
Ｋ”）は、インバーター４０４およびＮＡＮＤゲート４
０６、４０８に入力される。フリップフロップ４１０な
いし４２８（偶数のみ）、インバーター４０２、４０
４、４４０ないし４６２（偶数のみ）、ＮＡＮＤゲート
４０６、４０８、４６４ないし４９４（偶数のみ）、Ｎ
ＯＲゲート４９６および伝送ゲートであるデバイス４９
８は全て図示のように接続されており、ファーストイン
・ファーストアウト（ＦＩＦＯ）論理回路として動作す
る。
Ｋ”）は、インバーター４０４およびＮＡＮＤゲート４
０６、４０８に入力される。フリップフロップ４１０な
いし４２８（偶数のみ）、インバーター４０２、４０
４、４４０ないし４６２（偶数のみ）、ＮＡＮＤゲート
４０６、４０８、４６４ないし４９４（偶数のみ）、Ｎ
ＯＲゲート４９６および伝送ゲートであるデバイス４９
８は全て図示のように接続されており、ファーストイン
・ファーストアウト（ＦＩＦＯ）論理回路として動作す
る。
【００１７】ＦＩＦＯ回路およびその動作は周知であ
る。ＭｅａｄおよびＣｏｎｗａｙによる「Introduction
To VLSI Systems, Addison-Wesley, pages 258-260 (1
980)」を参照のこと。第１の入力２０９／３０２は、Ｒ
ＣＬＫ信号をその入力として受け入れる。第２の入力２
１２／３０４は、ＲＤＡＴＡ信号をその入力として受け
入れる。第３の入力２１３／３０６は、ＢＣＬＫ信号を
その入力として受け入れる。出力データストリーム１１
０は、ＢＤＡＴＡ信号により代表される。
る。ＭｅａｄおよびＣｏｎｗａｙによる「Introduction
To VLSI Systems, Addison-Wesley, pages 258-260 (1
980)」を参照のこと。第１の入力２０９／３０２は、Ｒ
ＣＬＫ信号をその入力として受け入れる。第２の入力２
１２／３０４は、ＲＤＡＴＡ信号をその入力として受け
入れる。第３の入力２１３／３０６は、ＢＣＬＫ信号を
その入力として受け入れる。出力データストリーム１１
０は、ＢＤＡＴＡ信号により代表される。
【００１８】この弾性蓄積回路２１０は、狭帯域ＰＬＬ
のようないかなるクロック回復回路２０６とも一緒に使
用することができるが、米国特許第５，２３７，２９０
号に開示されたクロック回復回路のような同時または非
常に速いクロック回復回路２０６と共に使用する場合に
最も有利である。狭帯域ＰＬＬおよびＳＡＷフィルタ
は、位相ロックを確実にする前に約１０００回の入力デ
ータ遷移を必要とする。広帯域ＰＬＬは、位相ロックを
確実にする前に１０回以上の入力データ遷移を必要とす
る。しかし、米国特許第５，２３７，２９０号による回
路は、位相ロックを確実にする前に２回以下の入力デー
タ遷移を必要とし、この点を改善する。
のようないかなるクロック回復回路２０６とも一緒に使
用することができるが、米国特許第５，２３７，２９０
号に開示されたクロック回復回路のような同時または非
常に速いクロック回復回路２０６と共に使用する場合に
最も有利である。狭帯域ＰＬＬおよびＳＡＷフィルタ
は、位相ロックを確実にする前に約１０００回の入力デ
ータ遷移を必要とする。広帯域ＰＬＬは、位相ロックを
確実にする前に１０回以上の入力データ遷移を必要とす
る。しかし、米国特許第５，２３７，２９０号による回
路は、位相ロックを確実にする前に２回以下の入力デー
タ遷移を必要とし、この点を改善する。
【００１９】図５は、弾性蓄積回路２１０の第２の実施
形態を示す。この回路は図３の回路と組み合わせて使用
される。図２の回路と組み合わせて使用する場合には、
遅延要素をデータ信号２０４とシフトレジスタ５０２と
の間に介在させることが適切である。クロック信号２０
８はシフトレジスタ５０２に入力される。弾性蓄積回路
２１０は、シフトレジスタ５０２、レジスタ５０４、５
０６、５０８、および制御回路／カウンタ５１０からな
り、図示のように接続されている。シフトレジスタ５０
２およびレジスタ５０４は、デマルチプレクサを形成す
る。
形態を示す。この回路は図３の回路と組み合わせて使用
される。図２の回路と組み合わせて使用する場合には、
遅延要素をデータ信号２０４とシフトレジスタ５０２と
の間に介在させることが適切である。クロック信号２０
８はシフトレジスタ５０２に入力される。弾性蓄積回路
２１０は、シフトレジスタ５０２、レジスタ５０４、５
０６、５０８、および制御回路／カウンタ５１０からな
り、図示のように接続されている。シフトレジスタ５０
２およびレジスタ５０４は、デマルチプレクサを形成す
る。
【００２０】第１の入力２０９／３０２は、「回復され
たクロック」信号をその入力として受け入れる。第２の
入力２１２／３０４は、「回復されたデータ」信号をそ
の入力として受け入れる。第３の入力２１３／３０６
は、「ローカルレファレンス信号」をその入力として受
け入れる。一般に、データレートは、「ローカルレファ
レンス信号」の２N倍に等しい。ここでＮは整数であ
る。図５においては、Ｎは３である。出力データストリ
ームは、「データ出力」信号により示されている。
たクロック」信号をその入力として受け入れる。第２の
入力２１２／３０４は、「回復されたデータ」信号をそ
の入力として受け入れる。第３の入力２１３／３０６
は、「ローカルレファレンス信号」をその入力として受
け入れる。一般に、データレートは、「ローカルレファ
レンス信号」の２N倍に等しい。ここでＮは整数であ
る。図５においては、Ｎは３である。出力データストリ
ームは、「データ出力」信号により示されている。
【００２１】弾性蓄積回路２１０の２つの実施形態につ
いて説明したが、図４に示した弾性蓄積回路２１０を用
いて受信機１０６により使用され生成されるいくつかの
信号について、図６を参照して説明する。波形６０２
は、プリプロセッサ回路２０２に入力される入力データ
ストリーム１０７を示す。波形６０４は、第２の入力２
１２／３０４に入力されるＨＩとＬＯとの間を交番する
実験的な目的のために選ばれたＲＤＡＴＡ信号（例えば
データ信号２０４）を示す。波形６０６は、第１の入力
２０９／３０２に入力されるＲＣＬＫ信号を示す。
いて説明したが、図４に示した弾性蓄積回路２１０を用
いて受信機１０６により使用され生成されるいくつかの
信号について、図６を参照して説明する。波形６０２
は、プリプロセッサ回路２０２に入力される入力データ
ストリーム１０７を示す。波形６０４は、第２の入力２
１２／３０４に入力されるＨＩとＬＯとの間を交番する
実験的な目的のために選ばれたＲＤＡＴＡ信号（例えば
データ信号２０４）を示す。波形６０６は、第１の入力
２０９／３０２に入力されるＲＣＬＫ信号を示す。
【００２２】当業者に理解できるように、波形６０２、
６０４、６０６は、通信媒体１０６中で誘導されたジッ
タを受けている。しかし、通信媒体１０６により誘導さ
れるジッタは、図６に示されている制御されたジッタと
は異なり、本質的にランダムなものである。しかし、波
形６０４および６０６が弾性蓄積回路２１０中で処理さ
れると、それぞれ出力データストリーム１１０およびロ
ーカルクロック信号２１４（もし必要であれば）を表す
波形６０８および６１０により明らかなように、ジッタ
はもはや存在しない。
６０４、６０６は、通信媒体１０６中で誘導されたジッ
タを受けている。しかし、通信媒体１０６により誘導さ
れるジッタは、図６に示されている制御されたジッタと
は異なり、本質的にランダムなものである。しかし、波
形６０４および６０６が弾性蓄積回路２１０中で処理さ
れると、それぞれ出力データストリーム１１０およびロ
ーカルクロック信号２１４（もし必要であれば）を表す
波形６０８および６１０により明らかなように、ジッタ
はもはや存在しない。
【００２３】プリプロセッサ回路２０２の詳細は、図７
に示されている。この回路は、例えば光ファイバ受信機
から小さな電圧振幅（１０−２０ミリボルト）を有する
信号を受け取り、クロック回復回路２０６による使用に
より適するように（例えば０−５ボルト）、より大きな
電圧振幅に変換する。本質的に、プリプロセッサ回路２
０２は、破線７０４および７０６の間に示される第１の
差動増幅器７０２を含む。差動増幅器７０２への入力
は、「ＩＮ」および「ＩＮＮ」であり、本質的に作動入
力の入力データストリーム１０７である。破線７０４の
左側にある電流源として示されたバイアス手段７０８
は、差動増幅器７０２をバイアスするために使用され
る。
に示されている。この回路は、例えば光ファイバ受信機
から小さな電圧振幅（１０−２０ミリボルト）を有する
信号を受け取り、クロック回復回路２０６による使用に
より適するように（例えば０−５ボルト）、より大きな
電圧振幅に変換する。本質的に、プリプロセッサ回路２
０２は、破線７０４および７０６の間に示される第１の
差動増幅器７０２を含む。差動増幅器７０２への入力
は、「ＩＮ」および「ＩＮＮ」であり、本質的に作動入
力の入力データストリーム１０７である。破線７０４の
左側にある電流源として示されたバイアス手段７０８
は、差動増幅器７０２をバイアスするために使用され
る。
【００２４】第２の差動増幅器７１０は、破線７０６お
よび７１２の間に示されており、追加的な利得を提供す
るために機能する。当業者には、差動増幅器の別の形式
も使用できることが分かるであろう。破線７１２の右に
示されている利得回路７１４は、最終的に出力されるデ
ータ信号２０４のための追加的利得を作り出す。データ
信号２０４は、クロック回復回路２０６に入力され、上
述したように処理される。
よび７１２の間に示されており、追加的な利得を提供す
るために機能する。当業者には、差動増幅器の別の形式
も使用できることが分かるであろう。破線７１２の右に
示されている利得回路７１４は、最終的に出力されるデ
ータ信号２０４のための追加的利得を作り出す。データ
信号２０４は、クロック回復回路２０６に入力され、上
述したように処理される。
【００２５】当業者であれば、上述した実施形態に加え
ることのできる多くの修正があることが理解できるであ
ろう。例えば、弾性蓄積回路２１０の入力は、例えば遅
延要素、求積デマルチプレクサおよび当業者に知られた
他のデバイスを介してクロック回復回路２０６の出力と
電気的に接続することができる。
ることのできる多くの修正があることが理解できるであ
ろう。例えば、弾性蓄積回路２１０の入力は、例えば遅
延要素、求積デマルチプレクサおよび当業者に知られた
他のデバイスを介してクロック回復回路２０６の出力と
電気的に接続することができる。
【００２６】プリプロセッサ回路２０２は、（差動増幅
器７０２および第２の差動増幅器７１０の代わりに）必
要な利得により単一の差動増幅器または他の適切な回路
を使用することができる。さらに、信号「ＩＮ」の中間
電圧に「ＩＮＮ」をバイアスする事により、差動増幅器
７０２への単一入力が可能である。第１の入力２０９
（図３中の３０２）、第２の入力２１２（図３中の３０
４）および第３の入力２１３（図３中の３０６）は別個
の入力として示されているが、これらは「論理的」入力
として実現することができる。すなわち、個々の信号を
受け取る能力は、例えば異なる信号を逐次的に受け取
り、受信機が全ての情報を処理するまでバッファする単
一の物理的入力により達成することができる。これはあ
る不利な点を有するが、例えばマルチプレクサおよびバ
ッファにより実現することができる。従って、特許請求
の範囲の保護範囲から離れることなく上記の変形および
その他の変形を実現することができる。
器７０２および第２の差動増幅器７１０の代わりに）必
要な利得により単一の差動増幅器または他の適切な回路
を使用することができる。さらに、信号「ＩＮ」の中間
電圧に「ＩＮＮ」をバイアスする事により、差動増幅器
７０２への単一入力が可能である。第１の入力２０９
（図３中の３０２）、第２の入力２１２（図３中の３０
４）および第３の入力２１３（図３中の３０６）は別個
の入力として示されているが、これらは「論理的」入力
として実現することができる。すなわち、個々の信号を
受け取る能力は、例えば異なる信号を逐次的に受け取
り、受信機が全ての情報を処理するまでバッファする単
一の物理的入力により達成することができる。これはあ
る不利な点を有するが、例えばマルチプレクサおよびバ
ッファにより実現することができる。従って、特許請求
の範囲の保護範囲から離れることなく上記の変形および
その他の変形を実現することができる。
【００２７】当業者であれば、本発明は多くの環境にお
いて使用できることが理解できるであろう。例えば、通
信媒体１０４が光ファイバケーブルである場合、プリプ
ロセッサ回路２０２は、光プリアンプリファイアからな
る。プリプロセッサ回路２０２は、通信媒体１０４に応
じて、低雑音増幅器（ＬＮＡ）、ミキサー、復調器、お
よび／またはイコライザーを含むが、これに限定されな
い様々な形式をとることができる。通信媒体１０４は、
無線（例えばＲＦおよび赤外線）および電気的（例えば
同軸ケーブル、ツイスティッドペア）通信媒体を含む
が、これに限定されることがない。
いて使用できることが理解できるであろう。例えば、通
信媒体１０４が光ファイバケーブルである場合、プリプ
ロセッサ回路２０２は、光プリアンプリファイアからな
る。プリプロセッサ回路２０２は、通信媒体１０４に応
じて、低雑音増幅器（ＬＮＡ）、ミキサー、復調器、お
よび／またはイコライザーを含むが、これに限定されな
い様々な形式をとることができる。通信媒体１０４は、
無線（例えばＲＦおよび赤外線）および電気的（例えば
同軸ケーブル、ツイスティッドペア）通信媒体を含む
が、これに限定されることがない。
【００２８】さらに、出力データストリーム１１０は、
（電話、テレビ、データ処理ユニットなどのような最終
的な通信ノードではない）中間的な場所にあってもよ
い。この場合、出力データストリーム１１０は、同軸ケ
ーブル、ツイスティッドペア・ワイヤのような電気的導
体、ＲＦ媒体のような無線通信媒体、および追加的光フ
ァイバ媒体を含むがこれに限定されない追加的な通信媒
体により運ばれる。このような場合、上記した受信機と
同じでない場合には同様な他の受信機を最終的な通信ノ
ードにおいて使用することができる。他の受信機が使用
される通信ノードは、電話、テレビ、セットトップボッ
クス（テレビと組み合わせて使用される）および／また
はデータ処理ユニット（例えばモデムまたは他のコンピ
ュータ周辺ユニット）を含むが、これに限定されない。
（電話、テレビ、データ処理ユニットなどのような最終
的な通信ノードではない）中間的な場所にあってもよ
い。この場合、出力データストリーム１１０は、同軸ケ
ーブル、ツイスティッドペア・ワイヤのような電気的導
体、ＲＦ媒体のような無線通信媒体、および追加的光フ
ァイバ媒体を含むがこれに限定されない追加的な通信媒
体により運ばれる。このような場合、上記した受信機と
同じでない場合には同様な他の受信機を最終的な通信ノ
ードにおいて使用することができる。他の受信機が使用
される通信ノードは、電話、テレビ、セットトップボッ
クス（テレビと組み合わせて使用される）および／また
はデータ処理ユニット（例えばモデムまたは他のコンピ
ュータ周辺ユニット）を含むが、これに限定されない。
【００２９】
【発明の効果】以上説明したように本発明によれば、周
波数のミスマッチおよびジッタの問題を除去することが
できるクロック回復回路を提供することができる。
波数のミスマッチおよびジッタの問題を除去することが
できるクロック回復回路を提供することができる。
【図１】本発明が使用される通信システムの構成例を示
す図。
す図。
【図２】図１の受信機の第１の実施形態を示す図。
【図３】図１の受信機の第２の実施形態を示す図。
【図４】図２および／または３の弾性蓄積回路として使
用できる第１の実施形態を示す図。
用できる第１の実施形態を示す図。
【図５】図２および／または３の弾性蓄積回路として使
用することができる第２の実施形態を示す図。
用することができる第２の実施形態を示す図。
【図６】図４の弾性蓄積回路により使用され生成される
信号を示す図。
信号を示す図。
【図７】図２または図３のプリプロセッサ回路を示す
図。
図。
１０２ 送信機 １０４ 通信媒体 １０６ 受信機 １０７ 入力データストリーム １１０ 出力データストリーム ２０２ プリプロセッサ回路 ２０４ データ信号 ２０６ クロック回復回路 ２０８ クロック信号 ２０９ 第１の入力 ２１０ 弾性蓄積回路 ２１１ 出力 ２１２ 第２の入力 ２１３ 第３の入力 ２１４ ローカルクロック信号 ３０２ 第１の入力 ３０４ 第２の入力 ３０６ 第３の入力 ３０８ 出力
フロントページの続き (72)発明者 アルフレッド アール ダンロップ アメリカ合衆国，07974 ニュージャージ ー，マーレイ ヒル，ハンターダン ブー ルヴァード 91 (72)発明者 ウィルヘルム カール フィスチャー アメリカ合衆国，07090 ニュージャージ ー，ウェストフィールド，ハリソン アヴ ェニュー 126 (72)発明者 タッデュス ジョン ガバラ アメリカ合衆国，07974 ニュージャージ ー，マーレイ ヒル，バーリントン ロー ド 62 (72)発明者 カルペンデュー ランジトライ シャスト リ アメリカ合衆国，08103 ペンシルヴァニ ア，アレンタウン，ヘッジロウ ドライブ 1088
Claims (11)
- 【請求項１】 （ａ）入力および出力を有するクロック
回復回路と、 （ｂ）第１の入力、第２の入力、第３の入力、出力を有
し、前記第１の入力が前記クロック回復回路の出力に電
気的に結合されており、前記第２の入力が入力データス
トリームを表すデータ信号を受け入れ、前記第３の入力
がローカルクロック信号を受け入れる弾性蓄積回路とを
有する通信システムのための回路。 - 【請求項２】 入力および出力を有し、前記出力がクロ
ック回復回路の入力に電気的に結合されているプリプロ
セッサ回路をさらに有することを特徴とする請求項１記
載の回路。 - 【請求項３】 前記第２の入力が前記クロック回復回路
の第２の入力に電気的に結合されていることを特徴とす
る請求項１記載の回路。 - 【請求項４】 弾性蓄積回路の第２の入力が入力データ
ストリームに電気的に結合されていることを特徴とする
請求項１記載の回路。 - 【請求項５】 入力データストリームが非同期転送モー
ドのフォーマットによるビットパケットであることを特
徴とする請求項１記載の回路。 - 【請求項６】 弾性蓄積回路が、１組のメモリストレー
ジ要素および１組の論理要素からなり、ファーストイン
・ファーストアウト回路として動作することを特徴とす
る請求項１記載の回路。 - 【請求項７】 （ａ）通信媒体と、 （ｂ）（１） 入力および出力を有するクロック回復回
路と、（２） 第１の入力、第２の入力、第３の入力、
および出力を有し、前記第１の入力は前記クロック回復
回路の出力に電気的に結合されており、前記第２の入力
は入力データストリームを表すデータ信号を受け入れ、
前記第３の入力はローカルクロック信号を受け入れる弾
性蓄積回路とからなり、前記通信媒体から出力される入
力データストリームを表す出力データストリームを出力
するための回路とを有する通信リンク。 - 【請求項８】 出力データストリームを受け取り、通信
ノードにより使用するための第２の出力データストリー
ムを形成するための第２の通信媒体をさらに有すること
を特徴とする請求項７記載の通信リンク。 - 【請求項９】 入力および出力を有し、その出力がクロ
ック回復回路の入力に電気的に結合されているプリプロ
セッサ回路をさらに有することを特徴とする請求項７記
載の通信リンク。 - 【請求項１０】 （ａ）入力および出力を有するクロッ
ク回復回路と、 （ｂ）第１の入力、第２の入力、第３の入力、および出
力を有し、前記第１の入力は前記クロック回復回路の出
力に電気的に結合されており、前記第２の入力は入力デ
ータストリームを表すデータ信号を受け入れ、前記第３
の入力はローカルクロック信号を受け入れる弾性蓄積回
路とからなる通信媒体からの出力である入力データスト
リームを表す出力データストリームを処理するための回
路を有する通信装置。 - 【請求項１１】 入力および出力を有し、前記出力がク
ロック回復回路の入力に電気的に結合されているプリプ
ロセッサ回路をさらに有することを特徴とする請求項１
０記載の通信装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US346795 | 1994-11-30 | ||
| US08/346,795 US5757872A (en) | 1994-11-30 | 1994-11-30 | Clock recovery circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08237231A true JPH08237231A (ja) | 1996-09-13 |
Family
ID=23361080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7332558A Pending JPH08237231A (ja) | 1994-11-30 | 1995-11-29 | 通信システムのための回路および通信リンクおよび通信装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5757872A (ja) |
| EP (1) | EP0715427A1 (ja) |
| JP (1) | JPH08237231A (ja) |
| CA (1) | CA2158879A1 (ja) |
| TW (1) | TW293971B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7742470B2 (en) | 2000-11-20 | 2010-06-22 | Nokia Corporation | Network resource reallocation |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6377575B1 (en) | 1998-08-05 | 2002-04-23 | Vitesse Semiconductor Corporation | High speed cross point switch routing circuit with word-synchronous serial back plane |
| US6658073B1 (en) * | 1999-12-03 | 2003-12-02 | Koninklijke Philips Electronics N.V. | Method and system for reducing jitter on constant rate data transfer between asynchronous systems |
| US6570694B1 (en) | 2000-03-03 | 2003-05-27 | Alcatel | System and method for low-jitter asynchronous optical regeneration using wavelength sampling |
| WO2001095120A1 (en) * | 2000-06-06 | 2001-12-13 | Vitesse Semiconductor Corporation | Crosspoint switch with switch matrix module |
| US6804772B2 (en) * | 2000-06-12 | 2004-10-12 | Broadcom Corporation | Dynamic field patchable microarchitecture |
| US6650880B1 (en) * | 2000-06-12 | 2003-11-18 | Broadcom Corporation | Wireless data communications using FIFO for synchronization memory |
| US7010077B1 (en) | 2000-11-20 | 2006-03-07 | Agere Systems Inc. | Gated clock recovery circuit |
| US20020131528A1 (en) * | 2001-01-10 | 2002-09-19 | Hughes Electronics | System and method of parallel partitioning a satellite communications modem |
| US6552619B2 (en) | 2001-02-05 | 2003-04-22 | Pmc Sierra, Inc. | Multi-channel clock recovery circuit |
| US20040156463A1 (en) * | 2003-02-11 | 2004-08-12 | Goodloe Anthony A. | System and method for recovering a payload data stream from a framing data stream |
| TWI242929B (en) * | 2004-12-01 | 2005-11-01 | Ind Tech Res Inst | Clock and data recovery apparatus and method thereof |
| TWI277302B (en) * | 2004-12-28 | 2007-03-21 | Ind Tech Res Inst | Clock and data recovery circuit |
| US8243869B2 (en) * | 2006-11-28 | 2012-08-14 | Broadlight Ltd. | Burst mode clock and data recovery circuit and method |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56161734A (en) * | 1980-05-16 | 1981-12-12 | Nec Corp | Interface device for pcm signal |
| EP0042229B1 (en) * | 1980-06-16 | 1984-11-14 | The Post Office | Digital transmission systems |
| DE3600795A1 (de) * | 1986-01-14 | 1987-07-16 | Ant Nachrichtentech | Digitales nachrichtenuebertragungssystem |
| US4718074A (en) * | 1986-03-25 | 1988-01-05 | Sotas, Inc. | Dejitterizer method and apparatus |
| US4823365A (en) * | 1988-06-28 | 1989-04-18 | Honeywell, Inc. | Synchronization method and elastic buffer circuit |
| GB2228848A (en) * | 1988-12-08 | 1990-09-05 | Plessey Co Plc | A data synchronisation arrangement |
| JP2566459B2 (ja) * | 1989-05-08 | 1996-12-25 | 日本電気エンジニアリング株式会社 | エラスティックバッファ回路 |
| US4928275A (en) * | 1989-05-26 | 1990-05-22 | Northern Telecom Limited | Synchronization of asynchronous data signals |
| ES2146576T3 (es) * | 1990-03-14 | 2000-08-16 | Cit Alcatel | Disposicion de bucle con enganche de pase. |
| US5272728A (en) * | 1990-03-20 | 1993-12-21 | Fumio Ogawa | Preamble length adjustment method in communication network and independent synchronization type serial data communication device |
| US5402425A (en) * | 1990-07-10 | 1995-03-28 | Telefonaktiebolaget L M Ericsson | Phase locking circuit for jitter reduction in a digital multiplex system |
| JP2937529B2 (ja) * | 1991-03-27 | 1999-08-23 | 日本電気株式会社 | クロック再生回路 |
| US5237290A (en) * | 1992-05-08 | 1993-08-17 | At&T Bell Laboratories | Method and apparatus for clock recovery |
-
1994
- 1994-11-30 US US08/346,795 patent/US5757872A/en not_active Expired - Lifetime
-
1995
- 1995-05-05 TW TW084104497A patent/TW293971B/zh active
- 1995-09-22 CA CA002158879A patent/CA2158879A1/en not_active Abandoned
- 1995-11-21 EP EP95308351A patent/EP0715427A1/en not_active Withdrawn
- 1995-11-29 JP JP7332558A patent/JPH08237231A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7742470B2 (en) | 2000-11-20 | 2010-06-22 | Nokia Corporation | Network resource reallocation |
Also Published As
| Publication number | Publication date |
|---|---|
| US5757872A (en) | 1998-05-26 |
| TW293971B (ja) | 1996-12-21 |
| EP0715427A1 (en) | 1996-06-05 |
| CA2158879A1 (en) | 1996-05-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20051226 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060105 |