JPH11214970A - Ｐｗｍ信号生成回路 - Google Patents
Ｐｗｍ信号生成回路Info
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- JPH11214970A JPH11214970A JP1692898A JP1692898A JPH11214970A JP H11214970 A JPH11214970 A JP H11214970A JP 1692898 A JP1692898 A JP 1692898A JP 1692898 A JP1692898 A JP 1692898A JP H11214970 A JPH11214970 A JP H11214970A
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Abstract
(57)【要約】
【課題】回路規模を削減するとともに消費電力を低減
し、ＣＰＵの設定値の書換え処理結果を即時に反映させ
ることのできるＰＷＭ信号生成回路を提供する。 【解決手段】ＰＷＭ信号の周期／デューティ値を指定す
るＣＰＵ１２と、当該指定値が設定される周期値設定レ
ジスタ９およびデューティ値設定レジスタ１０と、タイ
ミング信号生成回路６と、当該タイミング信号生成回路
６のタイミング制御信号１０９を介して、周期値／デュ
ーティ値の何れかを出力するデータセレクタ７と、周期
値／デューティ値のタイミング発生時期を算出する加算
回路４と、所定の基準データ信号１０４を出力するデー
タバッファ５と、加算出力信号１０５と基準クロック信
号の分周クロック信号１０２のカウント出力信号１０３
とを比較して、一致信号１０６を出力する比較回路３
と、ＰＷＭ信号１１０を出力するセット／リセット型の
フリップフロップ８とを備えて構成される。
し、ＣＰＵの設定値の書換え処理結果を即時に反映させ
ることのできるＰＷＭ信号生成回路を提供する。 【解決手段】ＰＷＭ信号の周期／デューティ値を指定す
るＣＰＵ１２と、当該指定値が設定される周期値設定レ
ジスタ９およびデューティ値設定レジスタ１０と、タイ
ミング信号生成回路６と、当該タイミング信号生成回路
６のタイミング制御信号１０９を介して、周期値／デュ
ーティ値の何れかを出力するデータセレクタ７と、周期
値／デューティ値のタイミング発生時期を算出する加算
回路４と、所定の基準データ信号１０４を出力するデー
タバッファ５と、加算出力信号１０５と基準クロック信
号の分周クロック信号１０２のカウント出力信号１０３
とを比較して、一致信号１０６を出力する比較回路３
と、ＰＷＭ信号１１０を出力するセット／リセット型の
フリップフロップ８とを備えて構成される。
Description
【０００１】
【発明の属する技術分野】本発明はＰＷＭ信号生成回路
に関し、特にＰＷＭ信号発生時における消費電流の低減
を目的とするＰＷＭ信号生成回路に関する。
に関し、特にＰＷＭ信号発生時における消費電流の低減
を目的とするＰＷＭ信号生成回路に関する。
【０００２】
【従来の技術】従来の、この種のＰＷＭ信号生成回路の
例としては、頼えば、特願平０９−２０１９６３号のフ
リーランニングカウンタによるＰＷＭ出力制御回路に示
されている例がある。図４は当該従来例の構成を示すブ
ロック図である。図４に示されるように、本従来例は、
基準クロック信号１２１の周波数を分周する分周器２１
と、分周器２１より出力される分周クロック信号１２２
をカウントアップするフリーランニングのカウンタ２０
と、ＰＷＭ信号の周期値およびデューティ値を指定する
ＣＰＵ３１と、ＣＰＵ３１に対するインタフェース機能
を有するＩ／Ｆブロック（インタフェース・ブロック）
３０と、Ｉ／Ｆブロック３０を介して、ＣＰＵ３１によ
り、それぞれＰＷＭ信号の周期値およびデューティ値が
設定される周期値設定レジスタ２８およびデューティ値
設定レジスタ２９と、ＰＷＭ信号の周期およびデューテ
ィのタイミング発生時期を規定する値を算出する加算器
２６および２７と、データバッファ２４および２５と、
比較器２２および２３と、ＡＮＤ回路３２および３３
と、フリップフロップ３４および３５と、セット／リセ
ット型のフリップフロップ３６とを備えて構成される。
また、図５（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）、（ｋ）、
（ｌ）、（ｍ）および（ｎ）は、本従来例における各部
の信号を示す動作タイミング図である。以下、図４およ
び図５を参照して、本従来例の動作について説明する。
例としては、頼えば、特願平０９−２０１９６３号のフ
リーランニングカウンタによるＰＷＭ出力制御回路に示
されている例がある。図４は当該従来例の構成を示すブ
ロック図である。図４に示されるように、本従来例は、
基準クロック信号１２１の周波数を分周する分周器２１
と、分周器２１より出力される分周クロック信号１２２
をカウントアップするフリーランニングのカウンタ２０
と、ＰＷＭ信号の周期値およびデューティ値を指定する
ＣＰＵ３１と、ＣＰＵ３１に対するインタフェース機能
を有するＩ／Ｆブロック（インタフェース・ブロック）
３０と、Ｉ／Ｆブロック３０を介して、ＣＰＵ３１によ
り、それぞれＰＷＭ信号の周期値およびデューティ値が
設定される周期値設定レジスタ２８およびデューティ値
設定レジスタ２９と、ＰＷＭ信号の周期およびデューテ
ィのタイミング発生時期を規定する値を算出する加算器
２６および２７と、データバッファ２４および２５と、
比較器２２および２３と、ＡＮＤ回路３２および３３
と、フリップフロップ３４および３５と、セット／リセ
ット型のフリップフロップ３６とを備えて構成される。
また、図５（ａ）、（ｂ）、（ｃ）、（ｄ）、（ｅ）、
（ｆ）、（ｇ）、（ｈ）、（ｉ）、（ｊ）、（ｋ）、
（ｌ）、（ｍ）および（ｎ）は、本従来例における各部
の信号を示す動作タイミング図である。以下、図４およ
び図５を参照して、本従来例の動作について説明する。
【０００３】図４において、ＣＰＵ３１による指定によ
り、Ｉ／Ｆブロック３０を介して、ＰＷＭ信号の周期値
が周期値設定レジスタ２８に設定され、またデューティ
値がデューティ値設定レジスタ２９に設定される。この
場合に、Ｉ／Ｆブロック３０により、ＣＰＵ３１からの
書込み動作または読出し動作において、ＰＷＭ信号の出
力制御にかかわる動作のみが選択されて、制御信号１３
５を介して該当する設定レジスタに対する書込み動作ま
たは読出し動作が行われている。そして、これらの周期
値設定レジスタ２８およびデューティ値設定レジスタ２
９より出力される周期値およびデューティ値は、それぞ
れ対応する加算器２６および加算器２７に入力される。
なお、これらの加算器２６および２７は、それぞれＰＷ
Ｍ信号の周期およびデューティに対応するタイミング発
生の時期を規定する値を算出するための回路である。ま
た、分周器２１に入力される基準クロック信号１２１
（図５（ａ）参照）は、当該分周器２１において周波数
が２分周されて、分周クロック信号１２２（図５（ｂ）
参照）が出力され、カウンタ２０に入力されてカウント
アップされる。また、この分周クロック信号１２２は、
ＡＮＤ回路３２および３３の一方の入力端に対しても入
力されている。カウンタ２０においてカウントアップさ
れて出力されるカウント出力信号１２３（図５（ｃ）参
照）は、一対の比較器２２および２３に入力される。比
較器２２においては、データバッファ２４の出力信号１
２４（図５（ｄ）参照）と上述のカウント出力信号１２
３の入力を受けて両信号が比較照合され、これらの両信
号のデータ値が一致する場合には一致信号１２６（図５
（ｆ）参照）が出力されてＡＮＤ回路３２のもう一方の
入力端とフリップフロップ３４に入力される。同様に、
比較器２３においても、データバッファ２５の出力信号
１２５（図５（ｅ）参照）と上述のカウント出力信号１
２３の入力を受けて両信号のデータ値が比較照合され、
一致する場合には一致信号１２８（図５（ｈ）参照）が
出力されてＡＮＤ回路３３のもう一方の入力端とフリッ
プフロップ３５に入力される。
り、Ｉ／Ｆブロック３０を介して、ＰＷＭ信号の周期値
が周期値設定レジスタ２８に設定され、またデューティ
値がデューティ値設定レジスタ２９に設定される。この
場合に、Ｉ／Ｆブロック３０により、ＣＰＵ３１からの
書込み動作または読出し動作において、ＰＷＭ信号の出
力制御にかかわる動作のみが選択されて、制御信号１３
５を介して該当する設定レジスタに対する書込み動作ま
たは読出し動作が行われている。そして、これらの周期
値設定レジスタ２８およびデューティ値設定レジスタ２
９より出力される周期値およびデューティ値は、それぞ
れ対応する加算器２６および加算器２７に入力される。
なお、これらの加算器２６および２７は、それぞれＰＷ
Ｍ信号の周期およびデューティに対応するタイミング発
生の時期を規定する値を算出するための回路である。ま
た、分周器２１に入力される基準クロック信号１２１
（図５（ａ）参照）は、当該分周器２１において周波数
が２分周されて、分周クロック信号１２２（図５（ｂ）
参照）が出力され、カウンタ２０に入力されてカウント
アップされる。また、この分周クロック信号１２２は、
ＡＮＤ回路３２および３３の一方の入力端に対しても入
力されている。カウンタ２０においてカウントアップさ
れて出力されるカウント出力信号１２３（図５（ｃ）参
照）は、一対の比較器２２および２３に入力される。比
較器２２においては、データバッファ２４の出力信号１
２４（図５（ｄ）参照）と上述のカウント出力信号１２
３の入力を受けて両信号が比較照合され、これらの両信
号のデータ値が一致する場合には一致信号１２６（図５
（ｆ）参照）が出力されてＡＮＤ回路３２のもう一方の
入力端とフリップフロップ３４に入力される。同様に、
比較器２３においても、データバッファ２５の出力信号
１２５（図５（ｅ）参照）と上述のカウント出力信号１
２３の入力を受けて両信号のデータ値が比較照合され、
一致する場合には一致信号１２８（図５（ｈ）参照）が
出力されてＡＮＤ回路３３のもう一方の入力端とフリッ
プフロップ３５に入力される。
【０００４】なお、この場合において、ＡＮＤ回路３２
においては、当該一致信号１２６と分周クロック信号１
２２の論理積がとられ、その論理積出力が、出力タイミ
ング信号１３０（図５（ｊ）参照）として、所定のタイ
ミングで出力されてデータバッファ２４に入力されてお
り、データバッファ２４においては、加算器２６によ
る、周期値設定レジスタ２８より入力されるＰＷＭ信号
の周期値と当該データバッファ２４からの出力タイミン
グ信号１２４との加算演算結果による加算器出力信号１
３２（図５（ｌ）参照）の入力を受けて、当該出力タイ
ミング信号１３０により規定されるタイミングにおい
て、上述の出力信号１２４が生成出力されている。この
ことは、データバッファ２５においても同様であり、加
算器２７による、デューティ値設定レジスタ２９より入
力されるＰＷＭ信号のデューティ値とデータバッファ２
４からの出力タイミング信号１２４との加算演算結果に
よる加算器出力信号１３３（図５（ｍ）参照）の入力を
受けて、ＡＮＤ回路３３より出力される出力タイミング
信号１３１（図５（ｋ）参照）により規定されるタイミ
ングにおいて、前記出力信号１２５が生成出力されてい
る。
においては、当該一致信号１２６と分周クロック信号１
２２の論理積がとられ、その論理積出力が、出力タイミ
ング信号１３０（図５（ｊ）参照）として、所定のタイ
ミングで出力されてデータバッファ２４に入力されてお
り、データバッファ２４においては、加算器２６によ
る、周期値設定レジスタ２８より入力されるＰＷＭ信号
の周期値と当該データバッファ２４からの出力タイミン
グ信号１２４との加算演算結果による加算器出力信号１
３２（図５（ｌ）参照）の入力を受けて、当該出力タイ
ミング信号１３０により規定されるタイミングにおい
て、上述の出力信号１２４が生成出力されている。この
ことは、データバッファ２５においても同様であり、加
算器２７による、デューティ値設定レジスタ２９より入
力されるＰＷＭ信号のデューティ値とデータバッファ２
４からの出力タイミング信号１２４との加算演算結果に
よる加算器出力信号１３３（図５（ｍ）参照）の入力を
受けて、ＡＮＤ回路３３より出力される出力タイミング
信号１３１（図５（ｋ）参照）により規定されるタイミ
ングにおいて、前記出力信号１２５が生成出力されてい
る。
【０００５】比較器２２より出力される一致信号１２６
は、フリップフロップ３４に入力されるが、当該フリッ
プフロップ３４からは、基準クロック信号１２１の立上
がりエッジに同期した一致信号１２７（図５（ｇ）参
照）が出力され、セット／リセット型のフリップフロッ
プ３６のＳ端子に入力される。他方、比較器２３より出
力される一致信号１２８は、フリップフロップ３５に入
力されるが、当該フリップフロップ３５からは、基準ク
ロック信号１２１の立上がりエッジに同期した一致信号
１２９（図５（ｉ）参照）が出力され、セット／リセッ
ト型のフリップフロップ３６のＲ端子に入力される。こ
のフリップフロップ３６においては、これらの一致信号
１２７および１２９の入力をＳ端子およびＲ端子に受け
て、Ｑ端子からは、所望のＰＷＭ信号１３４（図５
（ｎ）参照）が生成されて出力される。図５（ｇ）の一
致信号１２７と、図５（ｉ）の一致信号１２９と、図５
（ｎ）に示されるＰＷＭ信号１３４の動作タイミング図
よりも明らかなように、ＰＷＭ信号１３４の周期ＴP
は、一致信号１２７の立ち上がりのタイミングの時間間
隔により規定され、ＰＷＭ信号１３４のパルス幅ＴW
は、一致信号１２７の立上がりのタイミングと一致信号
１２９の立上がりのタイミングの時間間隔により規定さ
れる。即ち、出力されるＰＷＭ信号１３４の周期および
デューティ比は、それぞれＴP およびＴW ／ＴP として
規定されて生成出力される。
は、フリップフロップ３４に入力されるが、当該フリッ
プフロップ３４からは、基準クロック信号１２１の立上
がりエッジに同期した一致信号１２７（図５（ｇ）参
照）が出力され、セット／リセット型のフリップフロッ
プ３６のＳ端子に入力される。他方、比較器２３より出
力される一致信号１２８は、フリップフロップ３５に入
力されるが、当該フリップフロップ３５からは、基準ク
ロック信号１２１の立上がりエッジに同期した一致信号
１２９（図５（ｉ）参照）が出力され、セット／リセッ
ト型のフリップフロップ３６のＲ端子に入力される。こ
のフリップフロップ３６においては、これらの一致信号
１２７および１２９の入力をＳ端子およびＲ端子に受け
て、Ｑ端子からは、所望のＰＷＭ信号１３４（図５
（ｎ）参照）が生成されて出力される。図５（ｇ）の一
致信号１２７と、図５（ｉ）の一致信号１２９と、図５
（ｎ）に示されるＰＷＭ信号１３４の動作タイミング図
よりも明らかなように、ＰＷＭ信号１３４の周期ＴP
は、一致信号１２７の立ち上がりのタイミングの時間間
隔により規定され、ＰＷＭ信号１３４のパルス幅ＴW
は、一致信号１２７の立上がりのタイミングと一致信号
１２９の立上がりのタイミングの時間間隔により規定さ
れる。即ち、出力されるＰＷＭ信号１３４の周期および
デューティ比は、それぞれＴP およびＴW ／ＴP として
規定されて生成出力される。
【０００６】
【発明が解決しようとする課題】上述した従来のＰＷＭ
信号発生回路においては、第１点として、ＰＷＭ信号の
周期とデューティ比のタイミングを生成するために、そ
れぞれに加算器、比較器およびデータバッファを設ける
ことが必要となり、構成回路が大規模となり、ひいては
消費電力ならびに製造コストの増大を招くという欠点が
ある。
信号発生回路においては、第１点として、ＰＷＭ信号の
周期とデューティ比のタイミングを生成するために、そ
れぞれに加算器、比較器およびデータバッファを設ける
ことが必要となり、構成回路が大規模となり、ひいては
消費電力ならびに製造コストの増大を招くという欠点が
ある。
【０００７】また、第２点として、比較器に入力される
データバッファの出力信号の値とカウント出力信号の値
の更新時期が、ＰＷＭ信号の周期とデューティ比に対応
するそれぞれの一致タイミングの時期と同一であるため
に、ＣＰＵによる周期とデューティ比の設定値の書換え
処理結果が、即時にＰＷＭ信号出力の周期値とデューテ
ィ比の値に対して反映されないという欠点がある。
データバッファの出力信号の値とカウント出力信号の値
の更新時期が、ＰＷＭ信号の周期とデューティ比に対応
するそれぞれの一致タイミングの時期と同一であるため
に、ＣＰＵによる周期とデューティ比の設定値の書換え
処理結果が、即時にＰＷＭ信号出力の周期値とデューテ
ィ比の値に対して反映されないという欠点がある。
【０００８】本願発明の目的は、上記の欠点を解決し
て、回路規模を抑制して消費電力を低減するとともに、
ＣＰＵによる制御機能を改善するＰＷＭ信号生成回路を
提供することにある。
て、回路規模を抑制して消費電力を低減するとともに、
ＣＰＵによる制御機能を改善するＰＷＭ信号生成回路を
提供することにある。
【０００９】
【課題を解決するための手段】第１の発明のＰＷＭ信号
生成回路は、ＰＷＭ信号の周期ならびにデューティを任
意に設定することのできるＰＷＭ信号生成回路におい
て、予め前記ＰＷＭ信号の周期値ならびにデューティ値
を指定する周期値／デューティ値指定手段と、前記周期
値／デューティ値指定手段により指定される周期値およ
びデューティ値が設定保持される周期値／デューティ値
保持手段と、前記周期値／デューティ値保持手段より出
力される周期値およびデューティ値の入力を受けて、所
定のタイミング制御信号により制御されて、当該周期値
またはデューティ値の内の何れか一方のデータ値を選択
して出力するデータ値選択手段と、前記データ値選択手
段より出力される前記周期値またはデューティ値の内の
何れか一方のデータ値と、所定の基準データ信号のデー
タ値とを加算して出力する加算演算手段と、前記加算演
算手段より出力される加算出力信号のデータ値を入力
し、所定の第１のタイミング信号を介して前記基準デー
タ信号を出力するデータバッファ手段と、前記加算演算
手段より出力される加算出力信号のデータ値と、所定の
基準クロック信号の分周クロック信号のカウント値とを
比較照合し、両データ値が一致した場合に一致信号を出
力するデータ値比較手段と、前記基準クロック信号およ
び前記一致信号の入力を受けて、前記タイミング制御信
号、前記第１のタイミング信号および第２のタイミング
信号を出力するタイミング信号生成手段と、前記第１お
よび第２のタイミング信号の入力を受けて、所望のＰＷ
Ｍ信号を生成して出力するＰＷＭ信号出力手段と、を少
なくとも備えて構成されることを特徴としている。
生成回路は、ＰＷＭ信号の周期ならびにデューティを任
意に設定することのできるＰＷＭ信号生成回路におい
て、予め前記ＰＷＭ信号の周期値ならびにデューティ値
を指定する周期値／デューティ値指定手段と、前記周期
値／デューティ値指定手段により指定される周期値およ
びデューティ値が設定保持される周期値／デューティ値
保持手段と、前記周期値／デューティ値保持手段より出
力される周期値およびデューティ値の入力を受けて、所
定のタイミング制御信号により制御されて、当該周期値
またはデューティ値の内の何れか一方のデータ値を選択
して出力するデータ値選択手段と、前記データ値選択手
段より出力される前記周期値またはデューティ値の内の
何れか一方のデータ値と、所定の基準データ信号のデー
タ値とを加算して出力する加算演算手段と、前記加算演
算手段より出力される加算出力信号のデータ値を入力
し、所定の第１のタイミング信号を介して前記基準デー
タ信号を出力するデータバッファ手段と、前記加算演算
手段より出力される加算出力信号のデータ値と、所定の
基準クロック信号の分周クロック信号のカウント値とを
比較照合し、両データ値が一致した場合に一致信号を出
力するデータ値比較手段と、前記基準クロック信号およ
び前記一致信号の入力を受けて、前記タイミング制御信
号、前記第１のタイミング信号および第２のタイミング
信号を出力するタイミング信号生成手段と、前記第１お
よび第２のタイミング信号の入力を受けて、所望のＰＷ
Ｍ信号を生成して出力するＰＷＭ信号出力手段と、を少
なくとも備えて構成されることを特徴としている。
【００１０】また、第２の発明のＰＷＭ信号生成回路
は、ＰＷＭ信号の周期ならびにデューティを任意に設定
することのできるＰＷＭ信号生成回路において、予め前
記ＰＷＭ信号の周期値ならびにデューティ値を指定する
周期値／デューティ値指定手段と、前記周期値／デュー
ティ値指定手段により指定される周期値およびデューテ
ィ値が設定保持される周期値／デューティ値保持手段
と、前記周期値／デューティ値保持手段より出力される
周期値およびデューティ値の入力を受けて、所定のタイ
ミング制御信号により制御されて、当該周期値またはデ
ューティ値の内の何れか一方のデータ値を選択して出力
するデータ値選択手段と、前記データ値選択手段より出
力される前記周期値またはデューティ値の内の何れか一
方のデータ値と、所定の基準データ信号のデータ値とを
加算して出力する加算演算手段と、前記加算演算手段よ
り出力される加算出力信号のデータ値を入力し、所定の
第１のタイミング信号を介して前記基準データ信号を出
力するデータバッファ手段と、前記加算演算手段より出
力される加算出力信号のデータ値と、所定の基準クロッ
ク信号の分周クロック信号のカウント値とを比較照合
し、両データ値が一致した場合に一致信号を出力するデ
ータ値比較手段と、前記基準クロック信号および前記一
致信号の入力を受けて、前記タイミング制御信号、前記
第１のタイミング信号および第２のタイミング信号を出
力するタイミング信号生成手段と、前記一致信号と前記
タイミング制御信号を入力して論理処理を行い、前記周
期値／デューティ値指定手段により指定されるＰＷＭ信
号の周期値およびデューティ値の書換えタイミングと、
前記周期値／デューティ値保持手段における周期値およ
びデューティ値の更新タイミングとの競合を防止するよ
うに機能する制御信号を生成して出力する競合タイミン
グ防止手段と、前記第１および第２のタイミング信号の
入力を受けて、所望のＰＷＭ信号を生成して出力するＰ
ＷＭ信号出力手段と、を少なくとも備えて構成されるこ
とを特徴としている。
は、ＰＷＭ信号の周期ならびにデューティを任意に設定
することのできるＰＷＭ信号生成回路において、予め前
記ＰＷＭ信号の周期値ならびにデューティ値を指定する
周期値／デューティ値指定手段と、前記周期値／デュー
ティ値指定手段により指定される周期値およびデューテ
ィ値が設定保持される周期値／デューティ値保持手段
と、前記周期値／デューティ値保持手段より出力される
周期値およびデューティ値の入力を受けて、所定のタイ
ミング制御信号により制御されて、当該周期値またはデ
ューティ値の内の何れか一方のデータ値を選択して出力
するデータ値選択手段と、前記データ値選択手段より出
力される前記周期値またはデューティ値の内の何れか一
方のデータ値と、所定の基準データ信号のデータ値とを
加算して出力する加算演算手段と、前記加算演算手段よ
り出力される加算出力信号のデータ値を入力し、所定の
第１のタイミング信号を介して前記基準データ信号を出
力するデータバッファ手段と、前記加算演算手段より出
力される加算出力信号のデータ値と、所定の基準クロッ
ク信号の分周クロック信号のカウント値とを比較照合
し、両データ値が一致した場合に一致信号を出力するデ
ータ値比較手段と、前記基準クロック信号および前記一
致信号の入力を受けて、前記タイミング制御信号、前記
第１のタイミング信号および第２のタイミング信号を出
力するタイミング信号生成手段と、前記一致信号と前記
タイミング制御信号を入力して論理処理を行い、前記周
期値／デューティ値指定手段により指定されるＰＷＭ信
号の周期値およびデューティ値の書換えタイミングと、
前記周期値／デューティ値保持手段における周期値およ
びデューティ値の更新タイミングとの競合を防止するよ
うに機能する制御信号を生成して出力する競合タイミン
グ防止手段と、前記第１および第２のタイミング信号の
入力を受けて、所望のＰＷＭ信号を生成して出力するＰ
ＷＭ信号出力手段と、を少なくとも備えて構成されるこ
とを特徴としている。
【００１１】なお、前記第１および第２の発明におい
て、前記周期値／デューティ値指定手段を、所定のイン
タフェース手段を介して、前記周期値／デューティ値保
持手段に接続されるＣＰＵにより形成し、前記周期値／
デューティ値保持手段を、前記周期値／デューティ値指
定手段と前記データ値選択手段との間に並列接続される
周期値設定レジスタとデューティ値設定レジスタにより
形成し、前記タイミング信号生成手段を、前記一致信号
と前記分周クロック信号の論理積をとり、第３のタイミ
ング信号として出力する第１のＡＮＤ回路と、前記タイ
ミング制御信号と前記第１のタイミング信号の論理和を
とって出力するＥＸＯＲ回路と、前記基準クロック信号
と前記ＥＸＯＲ回路の論理和出力とを入力して前記タイ
ミング制御信号として出力するフリップフロップと、前
記タイミング制御信号と前記第３のタイミング信号の論
理積をとり、前記第１のタイミング信号として出力する
第２のＡＮＤ回路と、前記タイミング制御信号の反転入
力と前記第３のタイミング信号の論理積をとり、前記第
２のタイミング信号として出力する第３のＡＮＤ回路と
を備えて構成し、前記ＰＷＭ信号出力手段を、セット入
力端に前記第１のタイミング信号を入力し、リセット端
に前記第２のタイミング信号を入力して、所望のＰＷＭ
信号を出力するセット／リセット型のフリップフロップ
により形成するようにしもよい。
て、前記周期値／デューティ値指定手段を、所定のイン
タフェース手段を介して、前記周期値／デューティ値保
持手段に接続されるＣＰＵにより形成し、前記周期値／
デューティ値保持手段を、前記周期値／デューティ値指
定手段と前記データ値選択手段との間に並列接続される
周期値設定レジスタとデューティ値設定レジスタにより
形成し、前記タイミング信号生成手段を、前記一致信号
と前記分周クロック信号の論理積をとり、第３のタイミ
ング信号として出力する第１のＡＮＤ回路と、前記タイ
ミング制御信号と前記第１のタイミング信号の論理和を
とって出力するＥＸＯＲ回路と、前記基準クロック信号
と前記ＥＸＯＲ回路の論理和出力とを入力して前記タイ
ミング制御信号として出力するフリップフロップと、前
記タイミング制御信号と前記第３のタイミング信号の論
理積をとり、前記第１のタイミング信号として出力する
第２のＡＮＤ回路と、前記タイミング制御信号の反転入
力と前記第３のタイミング信号の論理積をとり、前記第
２のタイミング信号として出力する第３のＡＮＤ回路と
を備えて構成し、前記ＰＷＭ信号出力手段を、セット入
力端に前記第１のタイミング信号を入力し、リセット端
に前記第２のタイミング信号を入力して、所望のＰＷＭ
信号を出力するセット／リセット型のフリップフロップ
により形成するようにしもよい。
【００１２】また、前記第２の発明において、前記競合
タイミング防止手段は、前記一致信号と前記タイミング
制御信号の論理積をとり、前記制御信号に含まれる第１
の制御信号として出力する第３のＡＮＤ回路と、前記一
致信号と前記タイミング制御信号の反転出力との論理積
をとり、前記制御信号に含まれる第２の制御信号として
出力する第４のＡＮＤ回路と、を備えて構成してもよ
い。
タイミング防止手段は、前記一致信号と前記タイミング
制御信号の論理積をとり、前記制御信号に含まれる第１
の制御信号として出力する第３のＡＮＤ回路と、前記一
致信号と前記タイミング制御信号の反転出力との論理積
をとり、前記制御信号に含まれる第２の制御信号として
出力する第４のＡＮＤ回路と、を備えて構成してもよ
い。
【００１３】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１４】図１は本発明の第１の実施形態を示すブロ
ック図である。図１に示されるように、本実施形態は、
基準クロック信号１０１の周波数を分周する分周回路２
と、分周回路２より出力される分周クロック信号１０２
をカウントアップするフリーランニングのカウンタ１
と、ＰＷＭ信号の周期値およびデューティ値を指定する
ＣＰＵ１２と、ＣＰＵ１２に対するインタフェース機能
を有するＩ／Ｆブロック１１と、Ｉ／Ｆブロック１１を
介して、ＣＰＵ１２により、それぞれＰＷＭ信号の周期
値およびデューティ値が設定される周期値設定レジスタ
９およびデューティ値設定レジスタ１０と、ＥＸＯＲ回
路１３、フリップフロップ１４、ＡＮＤ回路１５、１６
および１７を含むタイミング信号生成回路６と、タイミ
ング信号生成回路６より出力されるタイミング制御信号
１０９を介して、入力されるＰＷＭ信号の周期およびデ
ューティのデータ値の内の何れかを選択して出力するデ
ータセレクタ７と、ＰＷＭ信号の周期およびデューティ
のタイミング発生時期を規定する値を交互に算出する加
算回路４と、加算回路４の加算出力信号１０５の入力を
受けて、タイミング信号生成回路６より出力されるタイ
ミング信号（１）１０８を介して所定の基準データ信号
１０４を出力するデータバッファ５と、加算回路４の加
算出力信号１０５とカウント出力信号１０３とを比較照
合して、一致信号１０６を出力する比較回路３と、ＰＷ
Ｍ信号１１０を出力するセット／リセット型のフリップ
フロップ８とを備えて構成される。また、図２（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、
（ｈ）、（ｉ）および（ｊ）は、本実施形態における各
部の信号を示す動作タイミング図である。以下、図１お
よび図２を参照して、本実施形態の動作について説明す
る。
ック図である。図１に示されるように、本実施形態は、
基準クロック信号１０１の周波数を分周する分周回路２
と、分周回路２より出力される分周クロック信号１０２
をカウントアップするフリーランニングのカウンタ１
と、ＰＷＭ信号の周期値およびデューティ値を指定する
ＣＰＵ１２と、ＣＰＵ１２に対するインタフェース機能
を有するＩ／Ｆブロック１１と、Ｉ／Ｆブロック１１を
介して、ＣＰＵ１２により、それぞれＰＷＭ信号の周期
値およびデューティ値が設定される周期値設定レジスタ
９およびデューティ値設定レジスタ１０と、ＥＸＯＲ回
路１３、フリップフロップ１４、ＡＮＤ回路１５、１６
および１７を含むタイミング信号生成回路６と、タイミ
ング信号生成回路６より出力されるタイミング制御信号
１０９を介して、入力されるＰＷＭ信号の周期およびデ
ューティのデータ値の内の何れかを選択して出力するデ
ータセレクタ７と、ＰＷＭ信号の周期およびデューティ
のタイミング発生時期を規定する値を交互に算出する加
算回路４と、加算回路４の加算出力信号１０５の入力を
受けて、タイミング信号生成回路６より出力されるタイ
ミング信号（１）１０８を介して所定の基準データ信号
１０４を出力するデータバッファ５と、加算回路４の加
算出力信号１０５とカウント出力信号１０３とを比較照
合して、一致信号１０６を出力する比較回路３と、ＰＷ
Ｍ信号１１０を出力するセット／リセット型のフリップ
フロップ８とを備えて構成される。また、図２（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、
（ｈ）、（ｉ）および（ｊ）は、本実施形態における各
部の信号を示す動作タイミング図である。以下、図１お
よび図２を参照して、本実施形態の動作について説明す
る。
【００１５】図１において、ＣＰＵ１２の指定により、
従来例の場合と同様に、Ｉ／Ｆブロック１１を介して、
ＰＷＭ信号の周期値が周期値設定レジスタ９に設定さ
れ、またデューティ値がデューティ値設定レジスタ１０
に設定される。そして、これらの周期値設定レジスタ９
およびデューティ値設定レジスタ１０より出力される周
期値およびデューティ値は、共にデータセレクタ７に入
力され、タイミング信号生成回路６より出力されるタイ
ミング制御信号１０９（図２（ｉ）参照）により制御さ
れて、何れか一方のデータ値が選択されて加算回路４に
出力される。なお、加算回路４は、ＰＷＭ信号の周期お
よびデューティに対応するタイミング発生の時期を規定
する値を算出するために、両データ信号に対して共用さ
れる加算回路であり、前記タイミング制御信号１０９に
よるデータ選択制御作用を介して、データセレクタ７よ
り出力される周期またはデューティのデータ値が、交互
に加算回路４に入力されて、データバッファ５の出力信
号１０４（図２（ｄ）参照）と加算される。
従来例の場合と同様に、Ｉ／Ｆブロック１１を介して、
ＰＷＭ信号の周期値が周期値設定レジスタ９に設定さ
れ、またデューティ値がデューティ値設定レジスタ１０
に設定される。そして、これらの周期値設定レジスタ９
およびデューティ値設定レジスタ１０より出力される周
期値およびデューティ値は、共にデータセレクタ７に入
力され、タイミング信号生成回路６より出力されるタイ
ミング制御信号１０９（図２（ｉ）参照）により制御さ
れて、何れか一方のデータ値が選択されて加算回路４に
出力される。なお、加算回路４は、ＰＷＭ信号の周期お
よびデューティに対応するタイミング発生の時期を規定
する値を算出するために、両データ信号に対して共用さ
れる加算回路であり、前記タイミング制御信号１０９に
よるデータ選択制御作用を介して、データセレクタ７よ
り出力される周期またはデューティのデータ値が、交互
に加算回路４に入力されて、データバッファ５の出力信
号１０４（図２（ｄ）参照）と加算される。
【００１６】また、一方において、分周回路２に入力さ
れる基準クロック信号１０１（図２（ａ）参照）は、当
該分周回路２においてその周波数が２分周され、分周ク
ロック信号１０２（図２（ｂ）参照）が出力されて、カ
ウンタ１に入力されてカウントアップされる。また、こ
の分周クロック信号１０２は、タイミング信号生成回路
６に含まれるＡＮＤ回路１５の一方の入力端に対しても
入力されており、カウンタ１においてカウントアップさ
れて出力されるカウント出力信号１０３（図２（ｃ）参
照）は、比較回路３に入力される。比較回路３において
は、加算回路４の加算出力信号１０５（図２（ｅ）参
照）と、上述のカウント出力信号１０３の入力を受けて
両信号が比較照合され、これらの両信号が一致する場合
には一致信号１０６（図５（ｆ）参照）が出力されてＡ
ＮＤ回路１５のもう一方の入力端に入力される。なお、
この加算出力信号１０５が出力される動作過程において
は、データバッファ５においては、加算回路４におけ
る、ＰＷＭ信号の周期またはデューティの何れか一方の
データ値と、タイミング信号（１）１０８を介して、当
該データバッファ５より所定のタイミングで出力される
基準データ信号１０４との加算演算による加算出力信号
１０５の帰還入力を受けており、これにより、加算回路
４においては、ＰＷＭ信号の周期またはデューティの、
それぞれのタイミング発生時期を規定する値が交互に算
出され、加算出力信号１０５として出力されて比較回路
３に入力されている。
れる基準クロック信号１０１（図２（ａ）参照）は、当
該分周回路２においてその周波数が２分周され、分周ク
ロック信号１０２（図２（ｂ）参照）が出力されて、カ
ウンタ１に入力されてカウントアップされる。また、こ
の分周クロック信号１０２は、タイミング信号生成回路
６に含まれるＡＮＤ回路１５の一方の入力端に対しても
入力されており、カウンタ１においてカウントアップさ
れて出力されるカウント出力信号１０３（図２（ｃ）参
照）は、比較回路３に入力される。比較回路３において
は、加算回路４の加算出力信号１０５（図２（ｅ）参
照）と、上述のカウント出力信号１０３の入力を受けて
両信号が比較照合され、これらの両信号が一致する場合
には一致信号１０６（図５（ｆ）参照）が出力されてＡ
ＮＤ回路１５のもう一方の入力端に入力される。なお、
この加算出力信号１０５が出力される動作過程において
は、データバッファ５においては、加算回路４におけ
る、ＰＷＭ信号の周期またはデューティの何れか一方の
データ値と、タイミング信号（１）１０８を介して、当
該データバッファ５より所定のタイミングで出力される
基準データ信号１０４との加算演算による加算出力信号
１０５の帰還入力を受けており、これにより、加算回路
４においては、ＰＷＭ信号の周期またはデューティの、
それぞれのタイミング発生時期を規定する値が交互に算
出され、加算出力信号１０５として出力されて比較回路
３に入力されている。
【００１７】上記の動作において、ＰＷＭ信号の周期値
とデューティ値とを交互に選択して、それぞれのタイミ
ングを規定する手順について敷延すると、以下のとうり
である。図１において、タイミング信号生成回路６より
出力されるタイミング制御信号１０９は、図２（ｉ）に
示されるように、本実施形態においては、交互に“Ｈ”
レベルと“Ｌ”レベルに転移する信号として形成されて
おり、このタイミング制御信号１０９の入力を受けて、
データセレクタ７においては、周期値設定レジスタ９と
デューティ値設定レジスタ１０より入力されるＰＷＭ信
号の周期とデューティのデータ値が、タイミング制御信
号１０９が“Ｈ”レベルの時には、周期のデータ値が選
択され、“Ｌ”レベルの時には、デューティのデータ値
が選択されて加算回路４に入力される。図２（ｈ）およ
び図２（ｉ）より明らかなように、データバッファ５に
入力されるタイミング信号（１）１０８は、当該タイミ
ング制御信号１０９に同期しており、データバッファ５
および加算回路４を介して、当該加算回路４より出力さ
れる加算出力信号１０５は、タイミング制御信号１０９
の周期で、交互に、ＰＷＭ信号の周期またはデューティ
のタイミングを規定する信号として比較回路３に入力さ
れる。このことは、本発明の特徴とする事項であり、こ
のことにより、従来例に対比して、加算回路、データバ
ッファおよび比較回路等を含む回路規模が縮小化され、
且つ消費電力の低減を図ることが可能となるとともに、
ＣＰＵ１２による周期とデューティの設定値の書換え処
理結果を、即時にＰＷＭ信号出力に対して反映させるこ
とができるようになる。
とデューティ値とを交互に選択して、それぞれのタイミ
ングを規定する手順について敷延すると、以下のとうり
である。図１において、タイミング信号生成回路６より
出力されるタイミング制御信号１０９は、図２（ｉ）に
示されるように、本実施形態においては、交互に“Ｈ”
レベルと“Ｌ”レベルに転移する信号として形成されて
おり、このタイミング制御信号１０９の入力を受けて、
データセレクタ７においては、周期値設定レジスタ９と
デューティ値設定レジスタ１０より入力されるＰＷＭ信
号の周期とデューティのデータ値が、タイミング制御信
号１０９が“Ｈ”レベルの時には、周期のデータ値が選
択され、“Ｌ”レベルの時には、デューティのデータ値
が選択されて加算回路４に入力される。図２（ｈ）およ
び図２（ｉ）より明らかなように、データバッファ５に
入力されるタイミング信号（１）１０８は、当該タイミ
ング制御信号１０９に同期しており、データバッファ５
および加算回路４を介して、当該加算回路４より出力さ
れる加算出力信号１０５は、タイミング制御信号１０９
の周期で、交互に、ＰＷＭ信号の周期またはデューティ
のタイミングを規定する信号として比較回路３に入力さ
れる。このことは、本発明の特徴とする事項であり、こ
のことにより、従来例に対比して、加算回路、データバ
ッファおよび比較回路等を含む回路規模が縮小化され、
且つ消費電力の低減を図ることが可能となるとともに、
ＣＰＵ１２による周期とデューティの設定値の書換え処
理結果を、即時にＰＷＭ信号出力に対して反映させるこ
とができるようになる。
【００１８】比較回路３においては、加算回路４より出
力される加算出力信号１０５と、カウント出力信号１０
３の両信号のデータ値が比較照合され、これらのデータ
値が一致した場合には一致信号１０６が出力されてＡＮ
Ｄ回路１５に入力される。ＡＮＤ回路１５においては、
当該一致信号１０６と分周クロック信号１０２の論理積
がとられており、その論理積出力は、タイミング信号
（０）１０７（図２（ｇ）参照）として所定のタイミン
グで出力され、ＥＸＯＲ回路１３、ＡＮＤ回路１６およ
び１７の一方の入力端に入力される。ＥＸＯＲ回路１３
に対しては、もう一方の入力端に、上述のタイミング制
御信号１０９が帰還入力されており、その論理和出力
は、フリップフロップ１４のＤ端子に入力される。フリ
ップフロップ１４のＣ端子には、基準クロック信号１０
１が入力されており、これにより、当該フリップフロッ
プ１４からは当該タイミング制御信号１０９が生成出力
され、前述のように、データセレクタ７に送られるとと
もに、ＥＸＯＲ回路１３に帰還入力され、またＡＮＤ回
路１６および１７の一方の入力端に入力される。ＡＮＤ
回路１６においては、当該タイミング制御信号１０９
と、ＡＮＤ回路１５より出力されるタイミング信号
（０）１０７の論理積がとられ、その論理積出力は、タ
イミング信号（１）１０８として出力されて、データバ
ッファ５およびステップ／リセット型のフリップフロッ
プ８のＳ端子に入力される。また、ＡＮＤ回路１７にお
いては、タイミング制御信号１０９の反転入力と、ＡＮ
Ｄ回路１５より出力されるタイミング信号（０）１０７
の論理積がとられ、その論理積出力は、ステップ／リセ
ット型のフリップフロップ８のＲ端子に入力される。こ
のフリップフロップ８においては、これらのＡＮＤ回路
１６より出力されるタイミング信号（１）１０８とＡＮ
Ｄ回路１７の論理積出力の入力を受けて、所望のＰＷＭ
信号１１０（図２（ｊ）参照）が生成出力される。図２
（ｈ）のタイミング信号（０）１０８と、図２（ｉ）の
タイミング信号（１）１０９と、図２（ｊ）に示される
ＰＷＭ信号１１０の動作タイミング図よりも明らかなよ
うに、ＰＷＭ信号１１０の周期ＴP は、タイミング信号
（１）１０８の立ち下がりのタイミングの時間間隔によ
り規定され、ＰＷＭ信号１１０のパルス幅ＴW は、タイ
ミング信号（１）１０８の立ち下がりに対応するタイミ
ング信号（０）１０７の立下がりのタイミングと、当該
タイミング信号（０）１０７の次の立下がりのタイミン
グの時間間隔により規定される。即ち、出力されるＰＷ
Ｍ信号１１０の周期およびデューティ比は、それぞれＴ
P およびＴW ／ＴP として規定されて生成出力される。
力される加算出力信号１０５と、カウント出力信号１０
３の両信号のデータ値が比較照合され、これらのデータ
値が一致した場合には一致信号１０６が出力されてＡＮ
Ｄ回路１５に入力される。ＡＮＤ回路１５においては、
当該一致信号１０６と分周クロック信号１０２の論理積
がとられており、その論理積出力は、タイミング信号
（０）１０７（図２（ｇ）参照）として所定のタイミン
グで出力され、ＥＸＯＲ回路１３、ＡＮＤ回路１６およ
び１７の一方の入力端に入力される。ＥＸＯＲ回路１３
に対しては、もう一方の入力端に、上述のタイミング制
御信号１０９が帰還入力されており、その論理和出力
は、フリップフロップ１４のＤ端子に入力される。フリ
ップフロップ１４のＣ端子には、基準クロック信号１０
１が入力されており、これにより、当該フリップフロッ
プ１４からは当該タイミング制御信号１０９が生成出力
され、前述のように、データセレクタ７に送られるとと
もに、ＥＸＯＲ回路１３に帰還入力され、またＡＮＤ回
路１６および１７の一方の入力端に入力される。ＡＮＤ
回路１６においては、当該タイミング制御信号１０９
と、ＡＮＤ回路１５より出力されるタイミング信号
（０）１０７の論理積がとられ、その論理積出力は、タ
イミング信号（１）１０８として出力されて、データバ
ッファ５およびステップ／リセット型のフリップフロッ
プ８のＳ端子に入力される。また、ＡＮＤ回路１７にお
いては、タイミング制御信号１０９の反転入力と、ＡＮ
Ｄ回路１５より出力されるタイミング信号（０）１０７
の論理積がとられ、その論理積出力は、ステップ／リセ
ット型のフリップフロップ８のＲ端子に入力される。こ
のフリップフロップ８においては、これらのＡＮＤ回路
１６より出力されるタイミング信号（１）１０８とＡＮ
Ｄ回路１７の論理積出力の入力を受けて、所望のＰＷＭ
信号１１０（図２（ｊ）参照）が生成出力される。図２
（ｈ）のタイミング信号（０）１０８と、図２（ｉ）の
タイミング信号（１）１０９と、図２（ｊ）に示される
ＰＷＭ信号１１０の動作タイミング図よりも明らかなよ
うに、ＰＷＭ信号１１０の周期ＴP は、タイミング信号
（１）１０８の立ち下がりのタイミングの時間間隔によ
り規定され、ＰＷＭ信号１１０のパルス幅ＴW は、タイ
ミング信号（１）１０８の立ち下がりに対応するタイミ
ング信号（０）１０７の立下がりのタイミングと、当該
タイミング信号（０）１０７の次の立下がりのタイミン
グの時間間隔により規定される。即ち、出力されるＰＷ
Ｍ信号１１０の周期およびデューティ比は、それぞれＴ
P およびＴW ／ＴP として規定されて生成出力される。
【００１９】次に、本発明の第２の実施形態について説
明する。図３は、本実施形態を示すブロック図であり、
基準クロック信号１０１の周波数を分周する分周回路２
と、分周回路２より出力される分周クロック信号１０２
をカウントアップするフリーランニングのカウンタ１
と、ＰＷＭ信号の周期およびデューティ比を指定するＣ
ＰＵ１２と、ＣＰＵ１２に対するインタフェース機能を
有するＩ／Ｆブロック１１と、Ｉ／Ｆブロック１１を介
して、ＣＰＵ１２により、それぞれＰＷＭ信号の周期値
およびデューティ値が設定される周期値設定レジスタ９
およびデューティ値設定レジスタ１０と、ＥＸＯＲ回路
１３、フリップフロップ１４、ＡＮＤ回路１５、１６お
よび１７を含むタイミング信号生成回路６と、タイミン
グ信号生成回路６より出力されるタイミング制御信号１
０９を介して、入力されるＰＷＭ信号の周期値およびデ
ューティ値のデータ信号の内の何れかを選択して出力す
るデータセレクタ７と、ＰＷＭ信号の周期およびデュー
ティのタイミング発生時期を規定する値を交互に算出す
る加算回路４と、加算回路４の加算出力信号１０５の入
力を受けて、タイミング信号生成回路６より出力される
タイミング信号（１）１０８を介して所定の基準データ
信号１０４を出力するデータバッファ５と、加算回路４
の加算出力信号１０５のデータ値とカウント出力信号１
０３のデータ値とを比較照合して、一致信号１０６を出
力する比較回路３と、一致信号１０６とタイミング制御
信号１０９の論理積を出力するＡＮＤ回路１８および１
９と、ＰＷＭ信号１１０を出力するセット／リセット型
のフリップフロップ８とを備えて構成される。図１との
対比により明らかなように、本実施形態の第１の実施形
態との相違点は、新たにＡＮＤ回路１８および１９が付
加されて、これらのＡＮＤ回路の出力が、Ｉ／Ｆブロッ
ク１１に帰還入力されていることである。
明する。図３は、本実施形態を示すブロック図であり、
基準クロック信号１０１の周波数を分周する分周回路２
と、分周回路２より出力される分周クロック信号１０２
をカウントアップするフリーランニングのカウンタ１
と、ＰＷＭ信号の周期およびデューティ比を指定するＣ
ＰＵ１２と、ＣＰＵ１２に対するインタフェース機能を
有するＩ／Ｆブロック１１と、Ｉ／Ｆブロック１１を介
して、ＣＰＵ１２により、それぞれＰＷＭ信号の周期値
およびデューティ値が設定される周期値設定レジスタ９
およびデューティ値設定レジスタ１０と、ＥＸＯＲ回路
１３、フリップフロップ１４、ＡＮＤ回路１５、１６お
よび１７を含むタイミング信号生成回路６と、タイミン
グ信号生成回路６より出力されるタイミング制御信号１
０９を介して、入力されるＰＷＭ信号の周期値およびデ
ューティ値のデータ信号の内の何れかを選択して出力す
るデータセレクタ７と、ＰＷＭ信号の周期およびデュー
ティのタイミング発生時期を規定する値を交互に算出す
る加算回路４と、加算回路４の加算出力信号１０５の入
力を受けて、タイミング信号生成回路６より出力される
タイミング信号（１）１０８を介して所定の基準データ
信号１０４を出力するデータバッファ５と、加算回路４
の加算出力信号１０５のデータ値とカウント出力信号１
０３のデータ値とを比較照合して、一致信号１０６を出
力する比較回路３と、一致信号１０６とタイミング制御
信号１０９の論理積を出力するＡＮＤ回路１８および１
９と、ＰＷＭ信号１１０を出力するセット／リセット型
のフリップフロップ８とを備えて構成される。図１との
対比により明らかなように、本実施形態の第１の実施形
態との相違点は、新たにＡＮＤ回路１８および１９が付
加されて、これらのＡＮＤ回路の出力が、Ｉ／Ｆブロッ
ク１１に帰還入力されていることである。
【００２０】本実施形態においては、上述のように、Ａ
ＮＤ回路１８による一致信号１０６とタイミング制御信
号１０９の論理積出力と、ＡＮＤ回路１９による一致信
号１０６の反転入力とタイミング制御信号１０９の論理
積出力が、Ｉ／Ｆブロック１１に帰還入力されており、
これにより、ＣＰＵ１２からの周期およびデューティの
書換えタイミングと、周期設定レジスタ９およびデュー
ティ設定レジスタ１０の更新タイミングとの競合が有効
に回避される。従って、本実施形態においては、前記第
１の実施形態と同様の効果が得られるとともに、更に加
えて、上記の書換えタイミングと更新タイミングとの競
合を避けることができるために、ＰＷＭ信号の出力中に
おいて、ＣＰＵ１２から、当該ＰＷＭ信号の周期または
デューティの変更を行うことが必要となる場合におい
て、特に有効になるという利点がある。
ＮＤ回路１８による一致信号１０６とタイミング制御信
号１０９の論理積出力と、ＡＮＤ回路１９による一致信
号１０６の反転入力とタイミング制御信号１０９の論理
積出力が、Ｉ／Ｆブロック１１に帰還入力されており、
これにより、ＣＰＵ１２からの周期およびデューティの
書換えタイミングと、周期設定レジスタ９およびデュー
ティ設定レジスタ１０の更新タイミングとの競合が有効
に回避される。従って、本実施形態においては、前記第
１の実施形態と同様の効果が得られるとともに、更に加
えて、上記の書換えタイミングと更新タイミングとの競
合を避けることができるために、ＰＷＭ信号の出力中に
おいて、ＣＰＵ１２から、当該ＰＷＭ信号の周期または
デューティの変更を行うことが必要となる場合におい
て、特に有効になるという利点がある。
【００２１】
【発明の効果】以上説明したように、本発明は、ＰＷＭ
信号の周期とデューティ比のタイミングを生成するため
の加算器、比較器およびデータバッファ等を、タイミン
グ信号生成回路より出力されるタイミンク制御信号の制
御作用を介して、前記周期とデューティ比とに対応して
共通化することが可能となり、これにより回路規模を削
減することができるとともに、ひいては消費電力ならび
に製造コストの低減を図ることができるという効果があ
る。
信号の周期とデューティ比のタイミングを生成するため
の加算器、比較器およびデータバッファ等を、タイミン
グ信号生成回路より出力されるタイミンク制御信号の制
御作用を介して、前記周期とデューティ比とに対応して
共通化することが可能となり、これにより回路規模を削
減することができるとともに、ひいては消費電力ならび
に製造コストの低減を図ることができるという効果があ
る。
【００２２】また、比較器に入力されるデータバッファ
の出力信号のデータ値とカウント出力信号のデータ値の
更新時期に対応して、前記タイミング制御信号を介し
て、ＣＰＵによる周期とデューティ比の設定値の書換え
処理結果を、即時にＰＷＭ信号出力の周期値とデューテ
ィ比の値に対して反映させることができるという効果が
ある。
の出力信号のデータ値とカウント出力信号のデータ値の
更新時期に対応して、前記タイミング制御信号を介し
て、ＣＰＵによる周期とデューティ比の設定値の書換え
処理結果を、即時にＰＷＭ信号出力の周期値とデューテ
ィ比の値に対して反映させることができるという効果が
ある。
【図１】本発明の第１の実施形態を示すブロック図であ
る。
る。
【図２】第１の実施形態における動作タイミング図であ
る。
る。
【図３】本発明の第２の実施形態を示すブロック図であ
る。
る。
【図４】従来例を示すブロック図である。
【図５】従来例における動作タイミング図である。
１、２０ カウンタ ２、２１ 分周回路 ３ 比較回路 ４ 加算回路 ５、２４、２５ データバッファ ６ タイミング制御回路 ７ データセレクタ ８、１４、３４〜３６ フリップフロップ ９、２８ 周期値設定レジスタ １０、２９ デューティ値設定レジスタ １１、３０ Ｉ／Ｆブロック １２、３１ ＣＰＵ １３ ＥＸＯＲ回路 １５〜１９、３２、３３ ＡＮＤ回路 ２２、２３ 比較器 ２６、２７ 加算器
Claims (7)
- 【請求項１】 ＰＷＭ信号の周期ならびにデューティを
任意に設定することのできるＰＷＭ信号生成回路におい
て、 予め前記ＰＷＭ信号の周期値ならびにデューティ値を指
定する周期値／デューティ値指定手段と、 前記周期値／デューティ値指定手段により指定される周
期値およびデューティ値が設定保持される周期値／デュ
ーティ値保持手段と、 前記周期値／デューティ値保持手段より出力される周期
値およびデューティ値の入力を受けて、所定のタイミン
グ制御信号により制御されて、当該周期値またはデュー
ティ値の内の何れか一方のデータ値を選択して出力する
データ値選択手段と、 前記データ値選択手段より出力される前記周期値または
デューティ値の内の何れか一方のデータ値と、所定の基
準データ信号のデータ値とを加算して出力する加算演算
手段と、 前記加算演算手段より出力される加算出力信号のデータ
値を入力し、所定の第１のタイミング信号を介して前記
基準データ信号を出力するデータバッファ手段と、 前記加算演算手段より出力される加算出力信号のデータ
値と、所定の基準クロック信号の分周クロック信号のカ
ウント値とを比較照合し、両データ値が一致した場合に
一致信号を出力するデータ値比較手段と、 前記基準クロック信号および前記一致信号の入力を受け
て、前記タイミング制御信号、前記第１のタイミング信
号および第２のタイミング信号を出力するタイミング信
号生成手段と、 前記第１および第２のタイミング信号の入力を受けて、
所望のＰＷＭ信号を生成して出力するＰＷＭ信号出力手
段と、 を少なくとも備えて構成されることを特徴とするＰＷＭ
信号生成回路。 - 【請求項２】 ＰＷＭ信号の周期ならびにデューティを
任意に設定することのできるＰＷＭ信号生成回路におい
て、 予め前記ＰＷＭ信号の周期値ならびにデューティ値を指
定する周期値／デューティ値指定手段と、 前記周期値／デューティ値指定手段により指定される周
期値およびデューティ値が設定保持される周期値／デュ
ーティ値保持手段と、 前記周期値／デューティ値保持手段より出力される周期
値およびデューティ値の入力を受けて、所定のタイミン
グ制御信号により制御されて、当該周期値またはデュー
ティ値の内の何れか一方のデータ値を選択して出力する
データ値選択手段と、 前記データ値選択手段より出力される前記周期値または
デューティ値の内の何れか一方のデータ値と、所定の基
準データ信号のデータ値とを加算して出力する加算演算
手段と、 前記加算演算手段より出力される加算出力信号のデータ
値を入力し、所定の第１のタイミング信号を介して前記
基準データ信号を出力するデータバッファ手段と、 前記加算演算手段より出力される加算出力信号のデータ
値と、所定の基準クロック信号の分周クロック信号のカ
ウント値とを比較照合し、両データ値が一致した場合に
一致信号を出力するデータ値比較手段と、 前記基準クロック信号および前記一致信号の入力を受け
て、前記タイミング制御信号、前記第１のタイミング信
号および第２のタイミング信号を出力するタイミング信
号生成手段と、 前記一致信号と前記タイミング制御信号を入力して論理
処理を行い、前記周期値／デューティ値指定手段により
指定されるＰＷＭ信号の周期値およびデューティ値の書
換えタイミングと、前記周期値／デューティ値保持手段
における周期値およびデューティ値の更新タイミングと
の競合を防止するように機能する制御信号を生成して出
力する競合タイミング防止手段と、 前記第１および第２のタイミング信号の入力を受けて、
所望のＰＷＭ信号を生成して出力するＰＷＭ信号出力手
段と、 を少なくとも備えて構成されることを特徴とするＰＷＭ
信号生成回路。 - 【請求項３】 前記周期値／デューティ値指定手段が、
所定のインタフェース手段を介して、前記周期値／デュ
ーティ値保持手段に接続されるＣＰＵにより形成される
ことを特徴とする請求項１または請求項２記載のＰＷＭ
信号生成回路。 - 【請求項４】 前記周期値／デューティ値保持手段が、
前記周期値／デューティ値指定手段と前記データ値選択
手段との間に並列接続される周期値設定レジスタとデュ
ーティ値設定レジスタにより形成されることを特徴とす
る請求項１または請求項２記載のＰＷＭ信号生成回路。 - 【請求項５】 前記タイミング信号生成手段が、前記一
致信号と前記分周クロック信号の論理積をとり、第３の
タイミング信号として出力する第１のＡＮＤ回路と、 前記タイミング制御信号と前記第１のタイミング信号の
論理和をとって出力するＥＸＯＲ回路と、 前記基準クロック信号と前記ＥＸＯＲ回路の論理和出力
とを入力して前記タイミング制御信号として出力するフ
リップフロップと、 前記タイミング制御信号と前記第３のタイミング信号の
論理積をとり、前記第１のタイミング信号として出力す
る第２のＡＮＤ回路と、 前記タイミング制御信号の反転入力と前記第３のタイミ
ング信号の論理積をとり、前記第２のタイミング信号と
して出力する第３のＡＮＤ回路と、 を備えて構成されることを特徴とする請求項１または請
求項２記載のＰＷＭ信号生成回路。 - 【請求項６】 前記ＰＷＭ信号出力手段が、セット入力
端に前記第１のタイミング信号を入力し、リセット端に
前記第２のタイミング信号を入力して、所望のＰＷＭ信
号を出力するセット／リセット型のフリップフロップに
より形成されることを特徴とする請求項１または請求項
２記載のＰＷＭ信号生成回路。 - 【請求項７】 前記競合タイミング防止手段が、前記一
致信号と前記タイミング制御信号の論理積をとり、前記
制御信号に含まれる第１の制御信号として出力する第３
のＡＮＤ回路と、 前記一致信号と前記タイミング制御信号の反転出力との
論理積をとり、前記制御信号に含まれる第２の制御信号
として出力する第４のＡＮＤ回路と、 を備えて構成されることを特徴とする請求項２記載のＰ
ＷＭ信号生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01692898A JP3578614B2 (ja) | 1998-01-29 | 1998-01-29 | Ｐｗｍ信号生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01692898A JP3578614B2 (ja) | 1998-01-29 | 1998-01-29 | Ｐｗｍ信号生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214970A true JPH11214970A (ja) | 1999-08-06 |
| JP3578614B2 JP3578614B2 (ja) | 2004-10-20 |
Family
ID=11929801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01692898A Expired - Fee Related JP3578614B2 (ja) | 1998-01-29 | 1998-01-29 | Ｐｗｍ信号生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3578614B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100657162B1 (ko) * | 2001-04-26 | 2006-12-12 | 매그나칩 반도체 유한회사 | 프로그래머블 펄스폭 변조 회로 |
| JP2010146258A (ja) * | 2008-12-18 | 2010-07-01 | Denso Corp | 信号処理装置 |
-
1998
- 1998-01-29 JP JP01692898A patent/JP3578614B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100657162B1 (ko) * | 2001-04-26 | 2006-12-12 | 매그나칩 반도체 유한회사 | 프로그래머블 펄스폭 변조 회로 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3578614B2 (ja) | 2004-10-20 |
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