JP3248698B2

JP3248698B2 - Ｐｗｍ信号生成装置

Info

Publication number: JP3248698B2
Application number: JP05068593A
Authority: JP
Inventors: 純一印東
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1993-03-11
Filing date: 1993-03-11
Publication date: 2002-01-21
Anticipated expiration: 2017-01-21
Also published as: JPH06269176A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子写真式複写機の電
源装置等に用いるＰＷＭ信号生成装置に関するものであ
る。

【０００２】

【従来の技術】本出願人は、先にＣＰＵの演算によっ
て、ＰＷＭ信号等を生成する手法を提案している（特願
平３−１２９１２２号）。この手法を従来例１，従来例
２により説明する。

【０００３】図７は従来例１である“ＰＷＭ信号生成装
置”のブロック図である。図において、２０１は自走の
ｎビット（一般的にはニブルの整数倍）で構成されたバ
イナリカウンタであり、２０２はそれと同一ビット長
（レジスタ長）で構成されたレジスタ（またはアキュミ
ュレータ）で、２０５は、２０１，２０２の各対応する
ＬＳＢからＭＳＢを各ビットごとに比較し、全ビットの
値が一致したとき出力が“１”となるディジタルコンパ
レータである。その一致出力“１”は信号線２１０に出
力され、Ｔフリップフロップ（以下ＴＦＦという）２０
６のＴ入力端子に供給され、また、同時にＣＰＵ２０４
の割り込み入力端子に供給されている。２０３はＲＯＭ
でＣＰＵ２０４がデータ及び実行プログラムをアクセス
可能な構造となっている。ＣＰＵ２０４は、レジスタ２
０２の出力信号を信号線２０９で入力できる構造となっ
ており、その演算出力端子が信号線２１２を通してレジ
スタ２０２の信号入力端子に接続している。また、シス
テムクロックが信号線２０７を通じてカウンタ２０１と
ＣＰＵ２０４のクロック信号入力端子に供給され、また
ディジタルコンパレータ２０５にも同期をとるため供給
されている。また、カウンタ２０１の制御信号入力端子
ＲにＣＰＵ２０４の制御信号出力端子が信号線２１３を
通じて接続している。

【０００４】次に、図８のフローチャートを参照しなが
ら動作について説明する。

【０００５】ＣＰＵ２０４がシステム動作可能状態にな
ると（図８，Ｓ２１参照）、ＲＯＭ１・２０３からＰＷ
Ｍの制御情報、例えば、生成する信号波形のＬレベルの
期間のデータをとり出し（Ｓ２２）、レジスタ２０２に
セットする（Ｓ２３）。そして、ＣＰＵ２０４は信号線
２１３を通じてカウンタ２０１にカウント開始信号を送
出する（Ｓ２４）。カウンタ２０１は、今例えばバイナ
リアップカウンタとすれば、信号線２０７を通じて入力
されるシステムクロックに同期しカウントアップし、そ
の値がレジスタ２０２の情報と一致するとディジタルコ
ンパレータ２０５はその一致を検出し（Ｓ２５，Ｓ２
６）、信号線２１０上に“１”の信号を出力する。今の
場合、ＣＰＵ２０４はあらかじめ信号線２１４を通じて
クリア信号をＴＦＦ２０６におくり、リセットしてお
く。その結果、ＴＦＦ２０６の出力信号が反転し（Ｓ２
７）、当該装置の出力端子２１１の信号状態が“Ｌ”か
ら“Ｈ”へ変化する。同時にその信号が割り込み信号と
なってＣＰＵ２０４の割り込み信号入力端子に加えられ
る。ＣＰＵ２０４はその割り込み信号を検出し（Ｓ２
８）、ＲＯＭ１・２０３から、信号波形の新たに生成す
る“Ｈ”レベルの期間のデータをとり出し（Ｓ２９）、
それと信号線２０９で読み込んだレジスタ２０３上の
“Ｌ”レベルの期間のデータとの和をとり、その結果を
レジスタ２０２に再設定する（Ｓ３０）。その際、和の
キャリデータは切り捨てる。そして、同様の動作を繰り
返し、一致出力があれば、ＴＦＦ２０６の出力信号の状
態を反転させ、今度はつぎの“Ｌ”レベル期間のデータ
を読み出し、レジスタ２０２のデータとの和をとり、そ
の結果をレジスタ２０２に設定する（Ｓ３１〜Ｓ３
６）。以上の動作を繰り返し、出力端子２１１に希望す
る信号波形を得ることができる。

【０００６】なお、カウンタ２０１のビット長は、生成
しようとする信号の１周期より長い周期のパルスを生成
できる長さのものとする。

【０００７】図９は従来例２のブロック図である。本従
来例は従来例１を改変し、２個の出力信号波形を生成す
るものである。

【０００８】本従来例は、従来例１に較べて、ＲＡＭ３
００，セレクタ３０１，ＴＦＦ３０２，３０３の点で異
なっているので説明する。

【０００９】ディジタルコンパレータ２０５の出力線２
１０はＣＰＵ２０４の入力端子のみならずセレクタ３０
１の信号入力端子に接続している。セレクタ３０１の信
号セレクト端子は信号線３０４を通してＣＰＵ２０４の
セレクト信号出力端子に接続している。また、セレクタ
３０１の出力端子の一方はＴＦＦ３０２のＴ入力端子
に、他方はＴＦＦ３０３のＴ入力端子に接続している。
ＴＦＦ３０２，３０３の出力は、それぞれ当該装置の出
力端子３０５，３０６に供給されている。また、ＴＦＦ
３０２，３０３のリセット端子は信号線２１４を介して
ＣＰＵ２０４に接続されている。ＲＡＭ３００は、ＣＰ
Ｕ２０４とバスで接続されており、ＣＰＵ２０４が任意
のタイミングで読み書き可能な構造とする。他の回路は
従来例１と同様なので説明を省略する。

【００１０】次に動作について説明する。動作の様子を
示すタイムチャートを図１０に示す。

【００１１】システムリセット後、ＣＰＵ２０４は、第
１番目の信号波形のＬレベルの期間のデータ１を取り出
しレジスタ２０２へ時刻ｔ１のタイミングでセットす
る。今、カウンタ２０１のクロックの１周期をＴとすれ
ば、ｔ１＋Ｔ／４のタイミングＴ１でカウンタ１の値と
レジスタデータ２の値の一致比較をディジタルコンパレ
ータ２０５が行い、そのタイミングで切り換わるセレク
タ３０１の信号に同期して信号線３１０上の一致比較結
果をＴＦＦ１・３０２にセットする。ｔ１＋２／４Ｔの
タイミングｔ２でＣＰＵ２０４はレジスタ２０２のデー
タ１を信号線２０９を通しＲＡＭ３００にストアし、第
２番目の信号波形のＬレベルの期間のデータ２をＲＯＭ
１・２０３より取り出しレジスタ２０２へセットする。
ｔ１＋３／４ＴのタイミングＴ２でＣＰＵ２０４はセレ
クタ３０１を切り換え、信号線２１０をＴＦＦ２・２０
３の入力端子に接続し、それに同期して信号線３１０上
の一致比較結果をＴＦＦ２・３０３に供給する。

【００１２】ｔ１＋Ｔのタイミングｔ３で、カウンタ２
０１はカウンタ値が１カウントアップし、またＣＰＵ２
０４はレジスタ２０２上のデータ２をＲＡＭ３００中に
ストアし、同時にｔ２のタイミングでＲＡＭ３００中に
ストアしていたデータ１をレジスタ２０２にセットし、
ｔ１〜ｔ３と同様に、次の１サイクルの比較判定が開始
する（ｔ１におけるＲＯＭ読み出しがｔ３におけるＲＡ
Ｍ読み出しに置き換わる）。そして、信号線２１０上の
判定信号が反転するまで前述の動作が継続する。信号線
２１０上の比較結果が反転する都度、そのタイミングで
セレクトされているＴＦＦ３０２／３０３の出力信号が
反転し、そのｔｎのタイミングでＣＰＵ２０４はレジス
タ２０２のデータを読み出し、ＲＯＭ１・２０３中にあ
る次のＴＦＦの出力反転のタイミングを決めるデータｎ
をアクセスし、レジスタ２０２からのデータに加算して
ＲＡＭ３００にストアし、前述の動作を継続する。

【００１３】図１１は従来例２の変形の動作フローチャ
ートである。この変形はｎ個のＴＦＦと、ｎ個のチャン
ネル切換え能力をもつセレクタを用い、１周期を２ｎ分
割し、従来例２と同様の手続をｎ個のデータについて実
行し、ｎ個のＰＷＭ信号波形を生成するもので、詳細な
説明は省略する。

【００１４】

【発明が解決しようとする課題】前述の従来の手法で
は、ＣＰＵのソフトウエアによりＰＷＭ信号を生成して
いるため、次のａ，ｂ，ｃのような問題点がある。

【００１５】ａ．１Ｋ〜５ＫＨｚ程度の低周波のＰＷＭ
信号しか生成できない。

【００１６】ｂ．ＰＷＭ信号生成にＣＰＵを専用に用い
ると、必要以上のハード回路が無駄となる。

【００１７】ｃ．応答がおそく、高周波のＰＷＭ信号と
高速応答が必要な、スイッチング電源などの制御は困難
である。

【００１８】本発明は、このような状況に対処するため
なされたもので、高周波で、かつ複数の制御動作が得ら
れるＰＷＭ信号を生成することを目的とするものであ
る。

【００１９】

【課題を解決するための手段】前記目的を達成するた
め、本発明では、ＰＷＭ信号生成装置を次の（１）〜
（５）のとおりに構成する。

【００２０】（１）所定のクロックパルスをカウントす
るカウンタと、所要のデータが設定されるレジスタ手段
と、前記カウンタのカウント値と前記レジスタ手段に設
定されたデータとを比較し、それらが一致する度に一致
出力を出すディジタルコンパレータと、このディジタル
コンパレータの一致出力の都度、当該装置の出力信号の
状態を反転させる出力反転手段と、同じく前記コンパレ
ータの一致出力の都度、前記レジスタ手段に前記所要の
データを設定する設定手段とを備えたＰＷＭ信号生成装
置であって、前記設定手段は、ＰＷＭ信号のオン幅およ
びオフ幅を夫々表すオンデータおよびオフデータがセッ
トされるラッチと、時分割で動作するアダーとを備え、
このアダーにより前記レジスタ手段のデータに前記ラッ
チにセットされているオンデータまたはオフデータを交
互に加算して前記所要のデータを算出し、算出した所要
のデータを前記レジスタ手段に設定するものであるＰＷ
Ｍ信号生成装置。

【００２１】（２）前記設定手段は、第１のＰＷＭ信号
のオン幅およびオフ幅を夫々表すオンデータおよびオフ
データがセットされる第１のラッチと、第２のＰＷＭ信
号のオン幅およびオフ幅を夫々表すオンデータおよびオ
フデータがセットされる第２のラッチとを備え、前記ア
ダーにより前記レジスタのデータに前記第１および第２
のラッチにセットされているオンデータまたはオフデー
タを加算して前記第１および第２のＰＷＭ信号に夫々対
応する前記所要のデータを算出する前記（１）記載のＰ
ＷＭ信号生成装置。

【００２２】（３）設定手段は、外部回路からの情報に
応じて、前記アダーにより前記レジスタ手段のデータに
所定の値を加算して所要のデータを算出し、ＰＷＭ信号
のオン幅および／またはオフ幅を制御するものである前
記（１）または前記（２）記載のＰＷＭ信号生成装置。

【００２３】（４）設定手段は、前記アダーのキャリ出
力に応じてＰＷＭ信号のオン幅のリミット制御を行うも
のである前記（１）または前記（２）記載のＰＷＭ信号
生成装置。

【００２４】（５）設定手段は、前記アダーにより前記
レジスタ手段のデータにオン幅を表すオンデータを加算
してオン幅制御用の所要のデータを算出し、また、前記
レジスタ手段のデータに、前記オン幅を表すオンデータ
を反転したデータを加算してオフ幅制御用の所要のデー
タを算出する前記（１）または前記（２）記載のＰＷＭ
信号生成装置。

【００２５】

【作用】前記（１）〜（５）の構成により、アダーによ
り複数の異なる制御動作における所要のデータが算出さ
れ、レジスタ手段に設定されて、所要のＰＷＭ信号が生
成される。前記（２）の構成では複数のＰＷＭ信号が生
成され、前記（３）の構成では、生成されるＰＷＭ信号
のオン幅および／またはオフ幅が制御され、前記（４）
の構成では、生成されるＰＷＭ信号のオン幅がリミット
制御され、前記（５）の構成では、一定周波数のＰＷＭ
信号が生成される。

【００２６】

【実施例】以下本発明を実施例により説明する。

【００２７】（実施例１）図１は実施例１である“ＰＷ
Ｍ信号生成装置”のブロック図である。図において、１
〜６は８ビットラッチ（レジスタ）で、その出力端子は
それぞれクロックドバッファ１１〜１６を通じてバス６
５に接続されている。また、ラッチ１，２の出力は、イ
ンバータ５５，５４によりそれぞれの信号が反転され、
バス６４に供給されている。ラッチ７，８の出力端子は
それぞれクロックドバッファ１９，２０を通じてバス６
４に接続されている。ラッチ１〜８の入力端子はそれぞ
れバス７５に接続されている。

【００２８】バスライン６４，６５はそれぞれアダー
（加算器）６３の異なった組の入力端子に接続され、ア
ダー６３の出力端子はバス６６を介してラッチ９，１０
の入力端子、およびクロックドバッファ７４を通じてバ
ス７５に接続されている。バス７５は、クロックドバッ
ファ２５を通じてＣＰＵバス７３に接続されている。

【００２９】ラッチ９，１０の出力端子はそれぞれバス
６７，６８を介しクロックドバッファ２３，２４を通じ
てバス６９に接続されているのと同時に、クロックドバ
ッファ２２，２１を通じてバス６４に接続されている。
２６はＵＰフリーランカウンタで、カウント出力端子は
バス７０を介してディジタルコンパレータ２７の一方の
組の入力端子に接続されている。ディジタルコンパレー
タ２７の他方の組の入力端子は、バス６９に接続されて
いる。

【００３０】２９，３０は同期型Ｔフリップフロップ
（以下ＴフリップフロップをＴＦＦと記す）で、トグル
動作をする。そのそれぞれのＱ出力端子は、それぞれＰ
ＷＭ１・ＯＵＴ，ＰＷＭ２・ＯＵＴに接続されている。
また、そのクロック入力端子はＴＳＥＴバー信号線に接
続され、データ入力端子は、それぞれ２入力アンドゲー
ト４１，４２の出力端子に接続されている。２入力アン
ドゲート４１，４２の入力端子の一つはともに、ディジ
タルコンパレータ２７の出力端子に接続されている。２
入力アンドゲート４１，４２の残りの入力端子は、ＳＵ
Ｍ１Ｏ，ＳＵＭ２Ｏ信号線に接続されている。

【００３１】３１，３２はＤラッチで、データ入力端子
Ｄはアダー６３のキャリ出力端子に接続されている。ま
た、ラッチ信号入力端子は、それぞれ２入力アンドゲー
ト３８，３９の出力端子に接続されている。２入力アン
ドゲート３８，３９のそれぞれの一方の入力端子には、
アダー６３のクロック入力端子に加わるＴＳＥＴ信号線
が接続されていて、他方の入力端子にはそれぞれＰＭ１
ＯＦＳ，ＰＭ２ＯＦＳの信号線が接続されている。

【００３２】Ｄラッチ３１，３２のＱ出力端子はそれぞ
れ２入力アンドゲート３５，３６の一方の入力端子及び
インバータ５６，５７の入力端子に接続されている。

【００３３】５１はアナログコンパレータで、その−端
子入力に、一端が接地された基準電源５２の出力端子が
接続され、＋入力端子は外部制御回路の制御情報検出回
路の信号ＦＢＩＮ１が入力されている。また、アナログ
コンパレータ５１の出力端子は、ＤＦＦ２８のデータ入
力端子に接続され、Ｑバー出力端子が２入力ゲート３３
の一方の入力端子に接続され、Ｑ出力端子が２入力ゲー
ト３４の一方の入力端子に接続されている。また、２入
力ゲート３３，３４の他方の入力端子は、ともに、ＰＭ
１ＯＮＳ信号線に接続されている。

【００３４】２入力ゲート３３，３４の出力端子はそれ
ぞれ２入力オアゲート８１，８２の一方の入力端子に接
続されていると同時に、１Ｈ検知回路６１のＵＰ１，Ｄ
Ｗ１信号入力端子にもそれぞれ接続されている。

【００３５】５１−２はアナログコンパレータで、コン
パレータ５１と同様に、その−入力端子に一端が接地さ
れた基準電源５２−２の出力端子が接続され、＋入力端
子は外部制御回路の制御情報検出回路の信号ＦＢＩＮ２
が入力されている。また、アナログコンパレータ５１−
２の出力端子は、ＤＦＦ２８−２のデータ入力端子に接
続され、ＤＦＦ２８−２のＱバー出力端子が２入力アン
ドゲート３３−２の一方の入力端子に接続され、Ｑ出力
端子が２入力アンドゲート３４−２の一方の入力端子に
接続されている。また、２入力アンドゲート３３−２，
３４−２の他方の入力端子は、ともに、ＰＭ２ＯＮＳ信
号線に接続されている。また、２入力アンドゲート３３
−２，３４−２の出力端子はそれぞれ２入力オアゲート
８１，８２の一方の入力端子に接続されていると同時
に、１Ｈ検知回路６２のＵＰ２，ＤＷ２信号入力端子に
もそれぞれ接続されている。

【００３６】２入力オアゲート８１，８２の出力端子
は、それぞれクロックドバッファ２０，１９の信号制御
端子に接続されている。

【００３７】２入力アンドゲート３５，３６の一方の入
力端子は、それぞれＣＨＧ１ＯＮ，ＣＨＧ２ＯＮの信号
線に接続され、その出力端子は、それぞれクロックドバ
ッファ１１，１２のコントロール端子に接続されてい
る。

【００３８】ＰＷＭ１，ＰＷＭ２ラッチ９，１０の制御
信号入力端子はそれぞれ２入力アンドゲート４０，３７
の出力端子に接続されている。また、２入力アンドゲー
ト４０，３７の一方の入力端子は、ともにＴＳＥＴ信号
線が接続され、他方の入力端子はそれぞれＣＨＧ１，Ｃ
ＨＧ２の信号線が接続されている。

【００３９】４７，４８は２入力アンドゲートで、一方
の入力端子には、それぞれＣＨＧ１ＯＮ，ＣＨＧ２ＯＮ
の信号線が接続されている。また、他方の入力端子に
は、それぞれインバータ５６，５７の出力端子に接続さ
れている。４９，５０は、３入力オアゲートでその一入
力端子はそれぞれ２入力アンドゲート４７，４８の出力
端子に接続されている。他の２本の入力端子にはそれぞ
れ、３入力オアゲート４９にはＰＭ１ＯＦＳ，ＰＭ１Ｏ
ＮＳの信号線が、３入力オアゲート５０には、ＰＭ２Ｏ
ＦＳ，ＰＭ２ＯＮＳの信号線が接続されている。そし
て、３入力オアゲート４９，５０の出力端子はそれぞれ
クロックドバッファ１３，１４のコントロール端子に接
続されている。

【００４０】２入力アンドゲート４３，４４の一方の入
力端子には、ともにＴＳＥＴ信号線が接続されている。
また、他方の入力端子はそれぞれＰＭ１ＯＮＳ，ＰＭ２
ＯＮＳの信号線が接続されている。また、２入力アンド
ゲート４３，４４の出力端子はそれぞれ２入力オアゲー
ト４５，４６の一方の入力端子に接続されている。また
２入力オアゲート４５，４６の他方の入力端子にはそれ
ぞれＯＮ１ＳＥＴ，ＯＮ２ＳＥＴ信号線が接続されてい
る。また、２入力オアゲート４５，４６の出力端子は、
それぞれラッチ３，４のラッチ入力端子に接続されてい
る。

【００４１】ラッチ１，２，５，６のラッチ制御端子に
は、それぞれＭＡＸＳＥＴ１，ＭＡＸＳＥＴ２，ＣＰＵ
ＳＥＴ１，ＣＰＵＳＥＴ２の信号線が接続されている。
また、クロックドバッファ１５，１６，１７，１８，２
１，２２，２３，２４のコントロール端子には、それぞ
れＰＭ１ＯＦ０，ＰＭ２ＯＦ０，ＰＭ２ＯＦＳ，ＰＭ１
ＯＦＳ，ＣＨＧ２，ＣＨＧ１，ＳＵＭ１Ｏ，ＳＵＭ２Ｏ
の信号線が接続されている。

【００４２】クロックドバッファ２５，７４のコントロ
ール端子には、それぞれＤラッチ８０のＱ出力，Ｑバー
出力端子が接続されている。８０はＣＰＵのフラグであ
り、そのラッチ入力端子にアドレス信号が入力され、デ
ータ入力端子にフラグへのセットデータがＣＰＵからセ
ットできるよう信号線が接続されている。

【００４３】５３は、前述の各信号線の信号を生成する
タイミング生成回路であり、５８，５９，６０はその構
成要素の一部である。８１が基本クロック入力端子で、
２分周回路５９の入力端子とディレー回路６０の入力端
子に接続されている。ディレー回路６０の出力端子が、
ＴＳＥＴ信号線に接続されていると同時に、インバータ
５８の入力端子に接続されている。２分周回路５９の出
力端子は、フリーランカウンタ２６のクロック入力端子
に接続されている。また、インバータ５８の出力端子が
ＴＳＥＴバー信号線に接続されている。また、タイミン
グ回路５３は、ＤＦＦ２９，３０のＱ出力信号からの入
力端子を持っている。なお、ディレー回路６０が生成可
能なディレー時間は、０からφの半周期以下の時間とす
る。

【００４４】６１，６２は、ディジタル値の１Ｈ検知回
路で、それぞれその入力端子がラッチ３，４の出力バス
に接続されている。また、両者の制御信号入力端子にと
もに、前述のようにＤＦＦ２８，２８−２の出力信号が
入力されている。また、１Ｈ検知回路６１，６２の出力
信号線が、それぞれラッチ３，４のリセット入力端子に
接続されている。なお、インバータ５４，５５，１０４
は詳しくは図２のとおりに構成されている。

【００４５】次に本実施例の動作について説明する。

【００４６】その動作を、その基本タイミングを示す図
３、及び処理シーケンスの大略を記述した図４を参照し
説明する。図１のブロック図には記載してないが、本実
施例の動作スタート時には、すべてのラッチ，フリップ
フロップ，カウンタは、０Ｈ（１６進数の零）にリセッ
トされるものとする。

【００４７】ＵＰフリーランカウンタ２６は、０から１
ずつカウントアップしＦＦＨになると０になるよう動作
する。パルス生成の基本原理は、従来例と同じで、生成
するＰＷＭ信号パルスのオンデータ，オフデータを、パ
ルス１（ＰＷＭ１・ＯＵＴに生成するＰＷＭ信号）の場
合には、ＰＷＭ１ラッチ９のデータが、ＵＰフリーラン
カウンタ２６の値に一致する度に、一致したときのＵＰ
フリーランカウンタ２６の値と、生成するパルスのオン
データ、またはオフデータとを交互に、アダー６３で和
をとり、その結果を再び、ラッチ９にセットし、その値
とＵＰフリーランカウンタ２６の値とを比較し、この手
続きを繰り返す。そのとき、加えるオンデータ，オフデ
ータは、それぞれラッチ３，５にあり、それぞれＣＨＧ
１ＯＮ，ＰＭ１ＯＦ０のタイミングで、クロックドバッ
ファ１３，１５がスルーとなってアダー６３でラッチ９
の内容と和演算し、その結果をラッチ９に再びセットす
る。

【００４８】ＰＷＭ１に関する処理手順の簡単なフロー
チャートを図４に示す。

【００４９】同様に、パルス２（ＰＷＭ２・ＯＵＴに生
成するＰＷＭ信号）の場合には、ＰＷＭ２ラッチ１０の
データがＵＰフリーランカウンタ２６の値に一致する度
に、一致したときのＵＰフリーランカウンタ２６の値
と、生成するパルスのオンデータ、またはオフデータを
交互に、アダー６３で和をとり、その結果を再び、ラッ
チ１０にセットし、その値とＵＰフリーランカウンタ２
６の値とを比較し、この手続きを繰り返す。そのとき、
加えるオンデータ，オフデータは、それぞれラッチ４，
６にあり、それぞれＣＨＧ２ＯＮ，ＰＷＭ２ＯＦ０のタ
イミングで、クロックドバッファ１４，１６がスルーと
なってアダー６３でラッチ１０の内容と和演算し、その
結果をラッチ１０に再びセットする。

【００５０】タイミング的にはラッチ９とカウンタ２６
のディジタルの一致比較と同じタイミングで、ラッチ１
０のデータと、ラッチ４または６のデータとの和演算を
アダー６３で実行し、その結果を再び、ラッチ１０にセ
ットできるタイミング設計になっており、同様に、ラッ
チ１０とカウンタ２６のディジタルの一致比較と同じタ
イミングで、ラッチ９のデータと、ラッチ３または５の
データとの和演算をアダー６３で実行し、その結果を再
び、ラッチ９にセットできるタイミング設計となってい
る。ただし、これらの和演算処理は、必ずＰＷＭ１・Ｏ
ＵＴ，ＰＷＭ２・ＯＵＴの出力値が反転したすぐ次のタ
イミングやコンパレータの一致信号の生じぬタイミン
グ、即ち、図３に示す、ＣＨＧ１ＯＮ，ＣＨＧ２ＯＮ，
ＰＭ１ＯＦ０，ＰＭ２ＯＦ０のタイミングでのみ実行さ
れる。

【００５１】これらの制御のために、クロックドバッフ
ァ１３，１４，１５，１６，２１，２２，２３，２４が
適宜切換え制御する必要があり、その基本的制御信号
は、図３にタイムチャートとして示す。具体的には、そ
れぞれＣＨＧ１ＯＮ，ＣＨＧ２ＯＮ，ＰＭ１ＯＦ０，Ｐ
Ｍ２ＯＦ０，ＣＨＧ２，ＣＨＧ１，ＳＵＭ１Ｏ，ＳＵＭ
２Ｏである。また、アダー６３はＴＳＥＴ信号の立上が
りのタイミング毎にその入力端子に加わる信号の和の結
果をその出力にセットし、その値をバスライン６６上に
出力するよう動作する。即ち、通常のアダーとＤＦＦを
１つのモジュールにした構成となっている。さらにラッ
チ９には、ＴＳＥＴ，ＣＨＧ１の論理積した制御信号が
２入力アンドゲート４０を通じて与えられ、ラッチ１０
には、ＴＳＥＴ，ＣＨＧ２の論理積した信号が２入力ア
ンドゲート３７を通じて与えられている。また、クロッ
クドバッファ２３，２４には、それぞれＳＵＭ１Ｏ，Ｓ
ＵＭ２Ｏの制御信号が与えられ、前述の複雑な制御を時
分割で動作可能としている。

【００５２】なお、ＣＨＧ１，ＣＨＧ２は、それぞれＰ
ＷＭ１・ＯＵＴ，ＰＷＭ２・ＯＵＴが反転したすぐ次の
３１．２５ｎｓｅｃのタイミングをさし、ＣＨＧ１＝Ｃ
ＨＧ１ＯＮ＋ＰＭ１ＯＦ０，ＣＨＧ２＝ＣＨＧ２ＯＮ＋
ＰＭ２ＯＦ０である。

【００５３】ディジタルコンパレータ２７の比較結果は
信号線７１に出力され、２入力アンドゲート４１，４２
の出力信号をＴＦＦ２９，３０のＴ入力に、ＴＳＥＴバ
ーのタイミングでサンプリングして与え、その出力を反
転させることで、ＰＷＭ１・ＯＵＴ，ＰＷＭ２・ＯＵＴ
に正しいＰＷＭ信号が出力される。

【００５４】なお、説明の都合上、図１の全てのラッ
チ，カウンタ，コンパレータ，アダーは、８ビットとし
ているが、適宜のビットサイズで実施できる。また、図
３のタイミング例は、ＰＷＭ１ラッチ３，ＰＷＭ２ラッ
チ４に、それぞれ３Ｈのデータがセットされているとき
のものである。

【００５５】また、各回路の初期値は、ＣＰＵがフラグ
８０をオンとして、クロックドバッファ２５をスルーの
状態にし、クロックドバッファ７４をハイインピーダン
ス状態とする。そのうえでＣＰＵは、アドレス信号とス
トロボ信号よりつくられたデータセット信号を信号線Ｍ
ＡＸＳＥＴ１，ＭＡＸＳＥＴ２，ＯＮ１ＳＥＴ，ＯＮ２
ＳＥＴ，ＣＰＵＳＥＴ１，ＣＰＵＳＥＴ２に加え、バス
７３，７５を通して１，２，３，４，５，６のラッチ
に、それぞれ初期データをセットする。その後、ＣＰＵ
は、フラグ８０に０を書き、クロックドバッファ７４を
スルーに、クロックドバッファ２５をハイインピーダン
ス状態にする。

【００５６】次に、ＰＷＭ信号パルスのオン幅の制御に
ついて説明する。この制御は、ディジタルコンパレータ
２７の一致の生じない、ＰＷＭ信号がオフ（０）のタイ
ミング中のＰＷ１ＯＮＳ，ＰＭ２ＯＮＳを使用してアダ
ー６３を利用して演算している。

【００５７】ＰＷＭ１・ＯＵＴのオン幅の制御は、アナ
ログコンパレータ５１の比較基準電圧Ｖｒｅｆｌの値に
対する外部フィードバック信号ＦＢＩＮ１値が、Ｖｒｅ
ｆ１＜ＦＢＩＮ１の時には、ＰＷＭ１・ＯＵＴのオン幅
を小さくしＦＢＩＮ１の値を小さくするようにし、Ｖｒ
ｅｆ１＞ＦＢＩＮ１の時には、ＰＷＭ１・ＯＵＴのオン
幅を大きくしＦＢＩＮ１の値を大きくするようなフィー
ドバック制御をするようになっている。

【００５８】なお、アナログコンパレータ５１の出力値
は、ＤＦＦ２８にＣＭＰ・ＣＬＫ１（ＰＭ１ＯＦＳで代
用可能）に同期してサンプリングされ、その出力がＨの
時にはＤＦＦ２８のＱ出力がＨとなり、Ｌの時は、Ｑ出
力にＬがサンプリングされる。

【００５９】そして、ＤＦＦ２８のＱ出力がＨの時は、
ゲート３３，３４，８１，８２により、ＰＷ１ＯＮＳの
信号がＨになるタイミングでクロックドバッファ１９が
選択されスルーとなり、クロックドバッファ２０がハイ
インピーダンス状態となり、逆にＤＦＦ２８のＱ出力が
Ｌの時には、ゲート３３，３４，８１，８２により、Ｐ
Ｍ１ＯＮＳの信号がＨになるタイミングでクロックドバ
ッファ２０が選択されスルーとなり、クロックドバッフ
ァ１９がハイインピーダンス状態となる。

【００６０】即ち、オン幅を増やす時には、ラッチ８の
０１Ｈが書かれたレジスタ値とラッチ３の値の和をと
り、それを再び、ラッチ３に値を書込み、ラッチ３の値
を１増やすように制御される。また、オン幅を減らす時
には、ラッチ７のＦＦＨの書かれたレジスタ値とラッチ
３の和をとり、それを再び、ラッチ３に値を書込み、ラ
ッチ３の値を１減らすように制御する。

【００６１】同様に、ＰＷＭ２・ＯＵＴのオン幅の制御
は、アナログコンパレータ５１−２の比較基準電圧Ｖｒ
ｅｆ２の値に対する外部フィールドバック信号ＦＢＩＮ
２値が、Ｖｒｅｆ２＜ＦＢＩＮ２の時には、ＰＷＭ２・
ＯＵＴのオン幅を小さくしＦＢＩＮ２の値を小さくする
ようにし、Ｖｒｅｆ２＞ＦＢＩＮ２の時には、ＰＷＭ２
・ＯＵＴのオン幅を大きくしＦＢＩＮ２の値を大きくす
るようなフィードバック制御をするようになっている。

【００６２】なお、アナログコンパレータ５１−２の出
力値は、ＤＦＦ２８−２にＣＰＭ・ＣＬＫ２（ＰＭ２Ｏ
ＦＳの信号で代用可能）に同期してサンプリングされ、
その出力がＨの時にはＤＦＦ２８−２のＱ出力がＨとな
り、Ｌの時は、Ｑ出力にＬがサンプリングされる。

【００６３】そして、ＤＦＦ２８−２のＱがＨの時は、
ゲート３３−２，３４−２，８１，８２により、ＰＭ２
ＯＮＳの信号がＨになるタイミングでクロックドバッフ
ァ１９が選択されスルーとなり、クロックドバッファ２
０がハイインピーダンス状態となり、逆にＤＦＦ２８の
Ｑ出力がＬの時には、ゲート３３，３４，８１，８２に
より、ＰＭ１ＯＮＳの信号がＨになるタイミングでクロ
ックドバッファ２０が選択されスルーとなり、クロック
ドバッファ１９がハイインピーダンス状態となる。

【００６４】即ち、オン幅を増やす時には、ラッチ８の
０１Ｈが書かれたレジスタ値とラッチ４の値の和をと
り、それを再び、ラッチ４に書込み、ラッチ４の値を１
増やすように制御される。また、オン幅を減らす時に
は、ラッチ７のＦＦＨの書かれたレジスタ値とラッチ４
の和をとり、それを再び、ラッチ４に書込み、ラッチ４
の値を１減らすように制御する。

【００６５】以上の制御のためのタイミングは、ＰＷＭ
１・ＯＵＴのＯＮ幅の制御データの入っているラッチ３
に対しては、ＰＭ１ＯＮＳとＴＳＥＴの信号を２入力ア
ンドゲート４３を通し、さらにオアゲート４５を通して
与えられ、バッファ１３にはオアゲート４９を通じてＰ
Ｍ１ＯＮＳの信号が与えられる。同様にＰＷＭ２・ＯＵ
ＴのＯＮ幅の制御データのはいっているラッチ４に対し
ては、ＰＭ２ＯＮＳとＴＳＥＴの信号を２入力アンドゲ
ート４４を通し、さらにオアゲート４６を通して与えら
れ、バッフア１４にはオアゲート５０を通じてＰＭ２Ｏ
ＮＳの信号が与えられる。なお、ＣＭＰ・ＣＬＫ１は、
ＰＭ１ＯＮＳに同期したサンプリング信号で、同様にＣ
ＭＰ・ＣＬＫ２は、ＰＭ２ＯＮＳに同期したサンプリン
グ信号であればよい。

【００６６】ラッチ８，ラッチ７の値を変えることによ
り、増減するオン幅を適宜に選定できる。

【００６７】次に、パルスの最大値（最大オン幅）リミ
ッタの制御について説明する。この制御もコンパレータ
２７の一致の生じないＰＷＭ信号がオフ（０）のタイミ
ングを利用しており、具体的には、ＰＭ１ＯＦＳ，ＰＭ
２ＯＦＳを使用してアダー６３を利用して演算してい
る。

【００６８】ＰＷＭ１・ＯＵＴの場合、ＰＭ１ＯＦＳの
タイミングで、ラッチ３のレジスタ値とラッチ１のレジ
スタ値（ＰＷＭ１の最大パルス幅値）の反転値がアダー
６３で加算され、その結果にキャリがあれば、Ｄラッチ
３１に１がセットされ、なければ０がセットされる。な
お、そのラッチのタイミングは、ＰＷＭ１ＯＦＳとＴＳ
ＥＴ信号がアンドゲート３８を通じて３１に与えられ
る。一旦Ｄラッチ３１のＱ出力が１になると、２入力ア
ンドゲート４７はオフに、２入力アンドゲート３５はオ
ンとなり、次のＣＨＧ１ＯＮの信号が入力された時に
は、ラッチ３の内容のかわりに、ラッチ１のレジスタ値
の内容がバス６５上に出力される。即ち、ラッチ１にセ
ットされているオン幅の最大値にＰＷＭ１・ＯＵＴのオ
ン幅が常に制御される。

【００６９】即ち、ラッチ１の最大値の幅データの反転
した値とオン幅を和演算すると、オン幅がラッチ１の最
大値の幅のデータより大きくなると、前述の和演算の結
果にキャリが生じることを利用し、この情報をラッチし
て制御する制御方法を用いているためである。

【００７０】Ｄラッチ３１のＱ出力が０の時は、２入力
アンドゲート４７の一方の入力がＨとなり、２入力アン
ドゲート３５がオン禁止状態となり、次のＣＨＧ１ＯＮ
の信号が入力された時には、ラッチ３の内容がそのまま
バス６５上に出力される。

【００７１】それらのバス制御のため、ラッチ１７，１
８、クロックドバッファ１１，１２，１３，１４が、そ
れぞれＰＭ２ＯＦＳ，ＰＭ１ＯＦＳ，ＣＨＧ１ＯＮ，Ｃ
ＨＧ２ＯＮ，ＣＨＧ１ＯＮ，ＣＨＧ２ＯＮに同期して制
御される。なお、５４，５５は、それぞれラッチ２，１
の全てのビットの内容を反転して、それぞれクロックド
バッファ１７，１８を通じてバス６４上に出力するため
のインバータで、詳細を図２に示す。なお、オン幅の最
小値制御なども同様の手法を用いて容易に実現できる。

【００７２】６１，６２は、それぞれＰＷＭ１，ＰＷＭ
２のための最小オン幅検知回路であり、本実施例の場合
では、オン幅の１Ｈを検知してその幅以下にならないよ
うにする回路であり、それぞれラッチ３，４の“１”値
を検知し、かつ、ＤＷ１，ＤＷ２が１で、ＵＰ１，ＵＰ
２が０の時、ラッチ３，４のレジスタを常に１にセット
するように動作し、それぞれＤＷ１，ＤＷ２が１から０
になり、ＵＰ１，ＵＰ２が０から１になるとラッチ３，
４への１のセットを解除するように動作する。

【００７３】ＰＷＭ２・ＯＵＴの場合、ＰＭ２ＯＦＳの
タイミングでラッチ４のレジスタ値とラッチ２のレジス
タ値（ＰＷＭ２最大パルス幅値）が、アダー６３で加算
され、その結果にキャリがあれば、Ｄラッチ３２に１が
セットされ、なければ０がセットされる。なお、そのラ
ッチのタイミングは、ＰＭ２ＯＦＳとＴＳＥＴ信号が２
入力アンドゲート３９を通じてＤラッチ３２に与えられ
る。一旦Ｄラッチ３２のＱ出力が１になると、２入力ア
ンドゲート４８はオフに、２入力アンドゲート３６はオ
ンとなり、次のＣＨＧ２ＯＮの信号が入力された時に
は、ラッチ４の内容のかわりに、ラッチ２の内容がバス
６５上に出力される。即ち、常にラッチ２にセットされ
ているオン幅の最大値にＰＷＭ２・ＯＵＴのオン幅が制
御される。

【００７４】これはラッチ２の最大値の幅のデータの反
転した値とオン幅を和演算すると、オン幅がラッチ２の
最大値の幅のデータより大きくなると、前述の和演算の
結果にキャリが生じることを利用し、この情報をラッチ
して制御する制御方法を用いているためである。

【００７５】Ｄラッチ３２のＱ出力が０の時は、２入力
アンドゲート４８の一方の入力がＨとなり、２入力アン
ドゲート３６がオン禁止状態となり、次のＣＨＧ２ＯＮ
の信号が入力された時には、ラッチ４の内容がそのまま
バス６５上に出力される。

【００７６】なお、５３が以上の動作タイミングを作成
するタイミング回路で、端子８１に基本クロックを与
え、それの２分周器５９で分周された信号線が、ＵＰフ
リーランカウンタ２６のクロック入力端子に接続されて
いる。また、基本クロックをディレー素子６０で遅延さ
れた信号がＴＳＥＴ信号として出力され、それをインバ
ータ５９で反転した信号がＴＳＥＴバーとして使用され
る。それ以外の全てのタイミングはこれらの信号と、Ｐ
ＷＭ１・ＯＵＴ，ＰＷＭ２・ＯＵＴの信号を用いて、タ
イミング回路５３内でディジタル微分の手法で容易に生
成できる。

【００７７】（実施例２）図５は実施例２のブロック図
である。実施例１に１００から１０５の構成要素が加わ
っただけなので、ここでは共通部分の説明は省略し、変
更部分のみ説明する。

【００７８】１０１，１０２は、２入力アンドゲート
で、ゲート１０１の一方の入力端子はＰＭ２ＯＦ０に接
続され、他方の入力端子は、インバータ１００の出力端
子に接続され、出力端子は、クロックドバッファ１６の
コントロール端子に接続されている。

【００７９】同様に２入力アンドゲート１０２の一方の
入力端子はＰＭ２ＯＦ０に接続され、他方の入力端子
は、信号線１０５を通じてＣＨＡＮＧＥ端子に接続さ
れ、出力端子はクロックドバッファ１０３のコントロー
ル端子に接続されている。インバータ１００の入力端子
も同様に、信号線１０５を通じてＣＨＡＮＧＥ端子に接
続されている。

【００８０】クロックドバッファ１０３の出力端子は、
バスライン６５に接続されている。また、クロックドバ
ッファ１０３の入力端子には、ラッチ４の出力信号がイ
ンバータ１０４で反転して入力されるように接続されて
いる。ただし、ＬＳＢ，ＭＳＢの順序は変わらぬものと
する。

【００８１】次に動作について説明する。

【００８２】ＣＨＡＮＧＥ端子にＣＰＵがＬの信号を送
出している時は、実施例１と全く同じなので説明を省略
し、Ｈの時の動作について説明する。

【００８３】この条件では、クロックドバッファ１６の
出力がハイインピーダンス状態となり、クロックドバッ
ファ１０３が動作可能となるように、ゲート１０２，１
０１，１００が働く。この条件では、実施例１でＰＷＭ
２・ＯＵＴから送出されるパルスのオフ幅が、ラッチ６
のレジスタ値であったものが、ラッチ４の値の反転値の
ものと変わって送出される。このことは、ラッチ４の値
が１増減することによって、その反転値は１減増し、そ
の和は、常にラッチ４のレジスタ値の最大値に一致す
る。即ち、この条件下では、ＰＷＭ２・ＯＵＴの信号は
周波数一定のＰＷＭ信号が送出される。

【００８４】なお、以上の各実施例ＵＰカウンタを用い
るものであるが、本発明はこれに限定されるものではな
く、ＤＷカウンタを用いて同様に実施することができ
る。また、外部信号はフィードバック信号に限定される
ものではない。又、ラッチとしては他にレジスタ，メモ
リ等の他のレジスタ手段を用いることができる。

【００８５】

【発明の効果】以上のように、本発明によれば、１つの
アダーを用いて、複数の制御動作に関する演算を時分割
で実行することによって、高周波でかつ複数の制御動作
が得られるＰＷＭ信号を生成することができる。

【００８６】また、ＬＳＩ化する時には、ＬＳＩに向い
た、同一ブロック構造でバス接続構成が可能なことか
ら、回路のチップ面積は例えば２ＣＨのＰＷＭ信号生成
装置を作ろうとすると、従来手法に比較して、５〜７割
の大きさで作ることができ、大幅なコストダウンを実現
することが可能である。また、従来手法では困難なオフ
タイム一定ＰＷＭと、周波数一定のＰＷＭの切換えを非
常に容易に実現でき、ＰＷＭ信号のアプリケーションの
自由度が広がるメリットがある。

【図面の簡単な説明】

【図１】実施例１のブロック図

【図２】図１，図５におけるインバータ５４，５５，
１０４の詳細図

【図３】実施例１のタイムチャート

【図４】実施例１の動作を示すフローチャート

【図５】実施例２のブロック図

【図６】実施例２の動作を示すフローチャート

【図７】従来例１のブロック図

【図８】従来例１の動作を示すフローチャート

【図９】従来例２のブロック図

【図１０】従来例２のタイムチャート

【図１１】従来例２の変形の動作を示すフローチャー
ト

【符号の説明】

１〜１０ラッチ（又はレジスタ）２６ＵＰフリーランカウンタ２７ディジタルコンパレータ２９，３０ＤＦＦ４１，４２２入力アンドゲート６３アダー

Claims

(57)【特許請求の範囲】

【請求項１】所定のクロックパルスをカウントするカ
ウンタと、所要のデータが設定されるレジスタ手段と、
前記カウンタのカウント値と前記レジスタ手段に設定さ
れたデータとを比較し、それらが一致する度に一致出力
を出すディジタルコンパレータと、このディジタルコン
パレータの一致出力の都度、当該装置の出力信号の状態
を反転させる出力反転手段と、同じく前記コンパレータ
の一致出力の都度、前記レジスタ手段に前記所要のデー
タを設定する設定手段とを備えたＰＷＭ信号生成装置で
あって、前記設定手段は、ＰＷＭ信号のオン幅およびオ
フ幅を夫々表すオンデータおよびオフデータがセットさ
れるラッチと、時分割で動作するアダーとを備え、この
アダーにより前記レジスタ手段のデータに前記ラッチに
セットされているオンデータまたはオフデータを交互に
加算して前記所要のデータを算出し、算出した所要のデ
ータを前記レジスタ手段に設定するものであることを特
徴とするＰＷＭ信号生成装置。
【請求項２】前記設定手段は、第１のＰＷＭ信号のオ
ン幅およびオフ幅を夫々表すオンデータおよびオフデー
タがセットされる第１のラッチと、第２のＰＷＭ信号の
オン幅およびオフ幅を夫々表すオンデータおよびオフデ
ータがセットされる第２のラッチとを備え、前記アダー
により前記レジスタのデータに前記第１および第２のラ
ッチにセットされているオンデータまたはオフデータを
加算して前記第１および第２のＰＷＭ信号に夫々対応す
る前記所要のデータを算出することを特徴とする請求項
１記載のＰＷＭ信号生成装置。
【請求項３】設定手段は、外部回路からの情報に応じ
て、前記アダーにより前記レジスタ手段のデータに所定
の値を加算して所要のデータを算出し、ＰＷＭ信号のオ
ン幅および／またはオフ幅を制御するものであることを
特徴とする請求項１または請求項２記載のＰＷＭ信号生
成装置。
【請求項４】設定手段は、前記アダーのキャリ出力に
応じてＰＷＭ信号のオン幅のリミット制御を行うもので
あることを特徴とする請求項１または請求項２記載のＰ
ＷＭ信号生成装置。
【請求項５】設定手段は、前記アダーにより前記レジ
スタ手段のデータにオン幅を表すオンデータを加算して
オン幅制御用の所要のデータを算出し、また、前記レジ
スタ手段のデータに、前記オン幅を表すオンデータを反
転したデータを加算してオフ幅制御用の所要のデータを
算出することを特徴とする請求項１または請求項２記載
のＰＷＭ信号生成装置。