JPH08251931A

JPH08251931A - Ｐｗｍ信号生成装置

Info

Publication number: JPH08251931A
Application number: JP7077449A
Authority: JP
Inventors: Masaaki Moriya; 正明森谷
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-03-08
Filing date: 1995-03-08
Publication date: 1996-09-27
Anticipated expiration: 2019-09-08
Also published as: JP3563816B2; US5640316A

Abstract

(57)【要約】【目的】スイッチング電源を制御するための第１のＰ
ＷＭ信号及び該第１のＰＷＭ信号に同期した第２のＰＷ
Ｍ信号を生成することができ、しかも第２のＰＷＭ信号
のオン幅をフィードバック情報に対して第１のＰＷＭ信
号のオン幅の増減の影響を受けずに独立して増減するこ
とのできるＰＷＭ信号生成装置を提供する。【構成】スイッチング電源を制御するための所定最小
単位で増減するメインＰＷＭ信号（第１のＰＷＭ信号）
及び該メインＰＷＭ信号に同期したメイン同期サブＰＷ
Ｍ信号（第２のＰＷＭ信号）を生成するＰＷＭ信号生成
装置において、補正手段は、メイン同期サブＰＷＭ信号
のＨ期間がフィードバック情報に対してメインＰＷＭ信
号のＨ期間の増減の影響を受けずに独立して増減するよ
うに、メインＰＷＭ信号のＨ期間の変化の状況に応じて
メイン同期サブＰＷＭ信号のＨ期間の設定データに加算
されるデータを補正する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子写真式複写機の電
源装置等に用いるＰＷＭ（パルス幅変調）信号生成装置
に関するものである。

【０００２】

【従来の技術】１つのトランスを有するスイッチング電
源で安定した低圧出力と高圧出力とが得られるようにす
るため、低圧出力用のメインＰＷＭ信号（以下「ＰＷＭ
１信号」ともいう。）と、このＰＷＭ１信号に同期し
た、高圧出力用のメイン同期サブＰＷＭ信号（以下「Ｐ
ＷＭ２信号」ともいう。）とを生成するＰＷＭ信号生成
装置が知られている。

【０００３】図１３，１４，１５は関連技術例１のＰＷ
Ｍ信号生成装置のブロック図である。同図において、１
〜６は８ビットラッチ（レジスタ）で、その出力端子
は、それぞれクロックドバッファ（Ｂ．Ｆ．）１１〜１
６を通じてバス６５に接続されている。また、ラッチ
１，２の出力は、インバータ５５，５４によりそれぞれ
の信号が反転され、バス６４に供給されている。ラッチ
７，８の出力端子は、それぞれクロックドバッファ
（Ｂ．Ｆ．）１９，２０を通じてバス６４に接続されて
いる。ラッチ１〜８の入力端子は、それぞれバス７５に
接続されている。バスライン６４，６５は、それぞれア
ダー（加算器）６３の異なった組の入力端子に接続さ
れ、アダー６３の出力端子は、バス６６を介してラッチ
９，１０の入力端子及びクロックドバッファ（Ｂ．
Ｆ．）７４を通じてバス７５に接続されている。バス７
５は、クロックドバッファ（Ｂ．Ｆ．）２５を通じてＣ
ＰＵバス７３に接続されている。ラッチ９，１０の出力
端子は、それぞれバス６７，６８を介しクロックドバッ
ファ（ＣＬＫＢ．Ｆ．）２３，２４を通じてバス６９
に接続されているとともに、クロックドバッファ（Ｂ．
Ｆ．）２２，２１を通じてバス６４に接続されている。
２６はＵＰフリーランカウンタで、そのカウント出力端
子は、バス７０を介してディジタルコンパレータ２７の
一方の組の入力端子に接続されている。ディジタルコン
パレータ２７の他方の組の入力端子は、バス６９に接続
されている。２９，３０はトグル動作をする同期型Ｔフ
リップフロップ（以下「ＴＦＦ」という。）で、そのそ
れぞれのＱ出力端子は、それぞれ出力端子ＰＷＭ１・Ｏ
ＵＴ，ＰＷＭ２・ＯＵＴに接続され、また、そのクロッ
ク入力端子は、ＴＳＥＴバー信号線に接続され、データ
入力端子は、それぞれ２入力アンドゲート４１，４２の
出力端子に接続されている。２入力アンドゲート４１，
４２の入力端子は、一つはともにディジタルコンパレー
タ２７の出力端子に接続され、残りの入力端子は、ＳＵ
Ｍ１０，ＳＵＭ２０信号線に接続されている。３１，３
２はＤラッチで、そのデータ入力端子Ｄは、アダー６３
のキャリ出力端子に接続され、また、そのラッチ信号入
力端子は、それぞれ２入力アンドゲート３８，３９の出
力端子に接続されている。２入力アンドゲート３８，３
９のそれぞれの一方の入力端子には、アダー６３のクロ
ック入力端子に加わるＴＳＥＴ信号線が接続され、他方
の入力端子には、それぞれＰＭ１ＯＦＳ，ＰＭ２ＯＦＳ
の信号線が接続されている。Ｄラッチ３１，３２のＱ出
力端子は、それぞれ２入力アンドゲート３５，３６の一
方の入力端子及びインバータ５６，５７の入力端子に接
続されている。５１はアナログコンパレータで、そのマ
イナス端子入力に、一端が接地された基準電源５２の出
力端子が接続され、プラス入力端子は、外部制御回路の
制御情報検出回路の信号ＦＢＩＮ１が入力されている。
また、アナログコンパレータ５１の出力端子は、Ｄフリ
ップフロップ（以下「ＤＦＦ」という。）２８のデータ
入力端子に接続されている。ＤＦＦ２８のＱバー出力端
子は、２入力ゲート３３の一方の入力端子に接続され、
Ｑ出力端子は、２入力ゲート３４の一方の入力端子に接
続されている。また、２入力ゲート３３，３４の他方の
入力端子は、ともにＰＭ１ＯＮＳ信号線に接続され、出
力端子は、それぞれ２入力オアゲート８１，８２の一方
の入力端子に接続されているとともに、１Ｈ検知回路６
１のＵＰ１，ＤＷ１信号入力端子にもそれぞれ接続され
ている。５１−２はアナログコンパレータで、コンパレ
ータ５１と同様に、マイナス入力端子に、一端が接地さ
れた基準電源５２−２の出力端子が接続され、プラス入
力端子は、外部制御回路の制御情報検出回路の信号ＦＢ
ＩＮ２が入力されている。また、アナログコンパレータ
５１−２の出力端子は、ＤＦＦ２８−２のデータ入力端
子に接続されている。ＤＦＦ２８−２のＱバー出力端子
は、２入力アンドゲート３３−２の一方の入力端子に接
続され、そのＱ出力端子が２入力アンドゲート３４−２
の一方の入力端子に接続されている。また、２入力アン
ドゲート３３−２，３４−２の他方の入力端子は、とも
にＰＭ２ＯＮＳ信号線に接続されている。また、２入力
アンドゲート３３−２，３４−２の出力端子は、それぞ
れ２入力オアゲート８１，８２の一方の入力端子に接続
されているとともに、１Ｈ検知回路６２のＵＰ２，ＤＷ
２信号入力端子にもそれぞれ接続されている。２入力端
子オアゲート８１，８２の出力端子は、それぞれクロッ
クドバッファ２０，１９の信号制御端子に接続されてい
る。２入力アンドゲート３５，３６の一方の入力端子
は、それぞれＣＨＧ１ＯＮ，ＣＨＧ２ＯＮの信号線に接
続され、出力端子は、それぞれクロックドバッファ１
１，１２のコントロール端子に接続されている。ＰＷＭ
１信号，ＰＷＭ２信号のラッチ９，１０の制御信号入力
端子は、それぞれ２入力アンドゲート４０，３７の出力
端子に接続されている。また、２入力アンドゲート４
０，３７の一方の入力端子は、ともにＴＳＥＴ信号線が
接続され、他方の入力端子は、それぞれＣＨＧ１，ＣＨ
Ｇ２の信号線が接続されている。４７，４８は２入力ア
ンドゲートで、一方の入力端子には、それぞれＣＨＧ１
ＯＮ，ＣＨＧ２ＯＮの信号線が接続され、また、他方の
入力端子には、それぞれインバータ５６，５７の出力端
子に接続されている。４９，５０は３入力オアゲート
で、一方の入力端子は、それぞれ２入力アンドゲート４
７，４８の出力端子に接続されている。３入力オアゲー
ト４９の他の２本の入力端子には、それぞれＰＭ１ＯＦ
Ｓ，ＰＭ１ＯＮＳの信号線が接続され、３入力オアゲー
ト５０の他の２本の入力端子には、それぞれＰＭ２ＯＦ
Ｓ，ＰＭ２ＯＮＳの信号線が接続されている。そして、
３入力オアゲート４９，５０の出力端子は、それぞれク
ロックドバッファ１３，１４のコントロール端子に接続
されている。２入力アンドゲート４３，４４の一方の入
力端子には、ともにＴＳＥＴ信号線が接続され、また、
他方の入力端子は、それぞれＰＭ１ＯＮＳ，ＰＭ２ＯＮ
Ｓの信号線が接続されている。また、２入力アンドゲー
ト４３，４４の出力端子は、それぞれ２入力オアゲート
４５，４６の一方の入力端子に接続され、また、他方の
入力端子には、それぞれＯＮ１ＳＥＴ，ＯＮ２ＳＥＴ信
号線が接続されている。また、２入力オアゲート４５，
４６の出力端子は、それぞれラッチ３，４のラッチ入力
端子に接続されている。ラッチ１，２，５，６のラッチ
制御端子には、それぞれＭＡＸＳＥＴ１，ＭＡＸＳＥＴ
２，ＣＰＵＳＥＴ１，ＣＰＵＳＥＴ２の信号線が接続さ
れている。また、クロックドバッファ１５，１６，１
７，１８，２１，２２，２３，２４のコントロール端子
には、それぞれＰＭ１ＯＦＯ，ＰＭ２ＯＦＯ，ＰＭ２Ｏ
ＦＳ，ＰＭ１ＯＦＳ，ＣＨＧ２，ＣＨＧ１，ＳＵＭ１
Ｏ，ＳＵＭ２Ｏの信号線が接続されている。クロックド
バッファ２５，７４のコントロール端子には、それぞれ
Ｄラッチ８０のＱ出力，Ｑバー出力端子が接続されてい
る。８０はＣＰＵのフラグであり、そのラッチ入力端子
にアドレス信号が入力され、データ入力端子にフラグへ
のセットデータがＣＰＵからセットできるよう信号線が
接続されている。５３は前述の各信号線の信号を生成す
るタイミング回路であり、インバータ５８，２分周回路
５９及びディレー回路（ｄｅｌａｙ）６０を備えてい
る。８１が基本クロック入力端子で、２分周回路５９の
入力端子とディレー回路６０の入力端子に接続されてい
る。ディレー回路６０の出力端子が、ＴＳＥＴ信号線に
接続されているとともに、インバータ５８の入力端子に
接続されている。２分周回路５９の出力端子は、フリー
ランカウンタ２６のクロック入力端子に接続されてい
る。また、インバータ５８の出力端子が、ＴＳＥＴバー
信号線に接続されている。また、タイミング回路５３
は、ＤＦＦ２９，３０のＱ出力信号の入力端子を備えて
いる。なお、ディレー回路６０が生成可能なディレー時
間は、０からφの半周期以下の時間とする。６１，６２
はディジタル値の１Ｈ検知回路で、それぞれ入力端子が
ラッチ３，４の出力バスに接続されている。また、両者
の制御信号入力端子にともに、前述のようにＤＦＦ２
８，２８−２の出力信号が入力されている。また、１Ｈ
検知回路６１，６２の出力信号線が、それぞれラッチ
３，４のリセット入力端子に接続されている。なお、イ
ンバータ５４，５５は詳しくは図１６に示すように構成
されている。

【０００４】次に関連技術例１の動作を図１７及び図１
８を参照して説明する。

【０００５】図１７は関連技術例１の基本タイミングを
示す図である。なお、図１３，１４，１５のブロック図
には記載してないが、本関連技術例１の動作スタート時
には、すべてのラッチ，フリップフロップ，カウンタ
は、０Ｈ（１６進数の零）にリセットされているものと
する。

【０００６】まず、ＵＰフリーランカウンタ２６は、０
から１ずつカウントアップしＦＦＨになると０になるよ
う動作する（Ｓ１，Ｓ３）。パルス生成の基本原理は、
生成するＰＷＭ信号パルスのオンデータ，オフデータ
を、パルス１（出力端子ＰＷＭ１・ＯＵＴに生成するＰ
ＷＭ信号）の場合には、ＰＷＭ１ラッチ９のデータが、
ＵＰフリーランカウンタ２６の値に一致する度に、一致
したときのＵＰフリーランカウンタ２６の値と、生成す
るパルスのオンデータ、またはオフデータとを交互に、
アダー６３で和をとり、その結果を再びラッチ９にセッ
トし（Ｓ２，Ｓ４）、オンデータに１を加え、又は引い
た（Ｓ５）値とＭＡＸリミッタ値とを比較し（Ｓ６，Ｓ
７）、この処理手順を繰り返す。そのとき、加えるオン
データ，オフデータは、それぞれラッチ３，５にあり、
それぞれＣＨＧ１ＯＮ，ＰＭ１ＯＦＯのタイミングで、
クロックドバッファ１３，１５がスルーとなってアダー
６３でラッチ９の内容と和演算し、その結果をラッチ９
に再びセットする。

【０００７】ＰＷＭ１信号に関する処理手順の簡単なフ
ローチャートを図１８に示す。

【０００８】パルス２（出力端子ＰＷＭ２・ＯＵＴに生
成するＰＷＭ信号）の場合には、前述したパルス１の場
合と同様に、ＰＷＭ２ラッチ１０のデータがＵＰフリー
ランカウンタ２６の値に一致する度に、一致したときの
ＵＰフリーランカウンタ２６の値と、生成するパルスの
オンデータ、またはオフデータを交互に、アダー６３で
和をとり、その結果を再びラッチ１０にセットし、オン
データに１を加え、又は引いた値とＭＡＸリミッタ値と
を比較し、この処理手順を繰り返す。そのとき、加える
オンデータ，オフデータは、それぞれラッチ４，６にあ
り、それぞれＣＨＧ２ＯＮ，ＰＷＭ２ＯＦＯのタイミン
グで、クロックドバッファ１４，１６がスルーとなって
アダー６３でラッチ１０の内容と和演算し、その結果を
ラッチ１０に再びセットする。

【０００９】タイミング的にはラッチ９とカウンタ２６
のディジタルの一致比較と同じタイミングで、ラッチ１
０のデータと、ラッチ４または６のデータとの和演算を
アダー６３で実行し、その結果を再びラッチ１０にセッ
トできるタイミング設計になっており、同様に、ラッチ
１０とカウンタ２６のディジタルの一致比較と同じタイ
ミングで、ラッチ９のデータと、ラッチ３または５のデ
ータとの和演算をアダー６３で実行し、その結果を再び
ラッチ９にセットできるタイミング設計となっている。
但し、これらの和演算処理は、必ず出力端子ＰＷＭ１・
ＯＵＴ，ＰＷＭ２・ＯＵＴの出力値が反転したすぐ次の
タイミングやコンパレータの一致信号の生じぬタイミン
グ、即ち、図１７に示す、ＣＨＧ１ＯＮ，ＣＨＧ２Ｏ
Ｎ，ＰＭ１ＯＦＯ，ＰＭ２ＯＦＯのタイミングでのみ実
行される。

【００１０】これらの制御のために、クロックドバッフ
ァ１３，１４，１５，１６，２１，２２，２３，２４が
適宜切換え制御する必要があり、その基本的制御信号
は、図１７にタイムチャートとして示す。具体的には、
それぞれＣＨＧ１ＯＮ，ＣＨＧ２ＯＮ，ＰＭ１ＯＦＯ，
ＰＭ２ＯＦＯ，ＣＨＧ２，ＣＨＧ１，ＳＵＭ１Ｏ，ＳＵ
Ｍ２Ｏである。また、アダー６３はＴＳＥＴ信号の立上
がりのタイミング毎にその入力端子に加わる信号の和の
結果をその出力にセットし、その値をバスライン６６上
に出力するよう動作する。即ち、通常のアダーとＤＦＦ
を１つのモジュールにした構成となっている。さらにラ
ッチ９には、ＴＳＥＴ，ＣＨＧ１の論理積した制御信号
が２入力アンドゲート４０を通じて与えられ、ラッチ１
０には、ＴＳＥＴ，ＣＨＧ２の論理積した信号が２入力
アンドゲート３７を通じて与えられている。また、クロ
ックドバッファ２３，２４には、それぞれＳＵＭ１Ｏ，
ＳＵＭ２Ｏの制御信号が与えられ、前述の複雑な制御を
時分割で動作可能としている。

【００１１】なお、ＣＨＧ１，ＣＨＧ２は、それぞれＰ
ＷＭ１信号，ＰＷＭ２信号が反転したすぐ次の３１．２
５ｎｓｅｃのタイミングをさし、ＣＨＧ１＝ＣＨＧ１Ｏ
Ｎ＋ＰＭ１ＯＦＯ，ＣＨＧ２＝ＣＨＧ２ＯＮ＋ＰＭ２Ｏ
ＦＯである。

【００１２】ディジタルコンパレータ２７の比較結果は
信号線７１に出力され、２入力アンドゲート４１，４２
の出力信号をＴＦＦ２９，３０のＴ入力に、ＴＳＥＴバ
ーのタイミングでサンプリングして与え、その出力を反
転させることで、出力端子ＰＷＭ１・ＯＵＴ，ＰＷＭ２
・ＯＵＴに正しいＰＷＭ信号が出力される。

【００１３】なお、説明の都合上、図１３，１４，１５
の全てのラッチ，カウンタ，コンパレータ，アダーは、
８ビットとしているが、適宜のビットサイズで実施でき
る。また、図１７のタイミング例は、ＰＷＭ１ラッチ
３，ＰＷＭ２ラッチ４に、それぞれ３Ｈのデータがセッ
トされているときのものである。

【００１４】また、各回路の初期値は、ＣＰＵがフラグ
８０をオンとして、クロックドバッファ２５をスルーの
状態にし、クロックドバッファ７４をハイインピーダン
ス状態とする。その上でＣＰＵは、アドレス信号とスト
ロボ信号より作られたデータセット信号を信号線ＭＡＸ
ＳＥＴ１，ＭＡＸＳＥＴ２，ＯＮ１ＳＥＴ，ＯＮ２ＳＥ
Ｔ，ＣＰＵＳＥＴ１，ＣＰＵＳＥＴ２に加え、バス７
３，７５を通して１，２，３，４，５，６のラッチに、
それぞれ所期データをセットする。その後、ＣＰＵはフ
ラグ８０に０を書き、クロックドバッファ７４をスルー
に、クロックドバッファ２５をハイインピーダンス状態
にする。

【００１５】次に、ＰＷＭ信号パルスのオン幅の制御に
ついて説明する。この制御は、ディジタルコンパレータ
２７の一致の生じない、ＰＷＭ信号がオフ（０）のタイ
ミング中のＰＭ１ＯＮＳ，ＰＭ２ＯＮＳを使用してアダ
ー６３を利用して演算している。

【００１６】ＰＷＭ１信号のオン幅の制御は、アナログ
コンパレータ５１の比較基準電圧Ｖｒｅｆ１の値に対す
る外部フィードバック信号ＦＢＩＮ１値が、Ｖｒｅｆ１
＜ＦＢＩＮ１の場合には、ＰＷＭ１信号のオン幅を小さ
くし、ＦＢＩＮ１の値を小さくするようにし、Ｖｒｅｆ
１＞ＦＢＩＮ１の場合には、ＰＷＭ１信号のオン幅を大
きくし、ＦＢＩＮ１の値を大きくするようなフィードバ
ック制御をするようになっている。

【００１７】なお、アナログコンパレータ５１の出力値
は、ＤＦＦ２８にＣＭＰ・ＣＬＫ１（ＰＭ１ＯＦＳで代
用可能）に同期してサンプリングされ、その出力がＨの
時にはＤＦＦ２８のＱ出力がＨとなり、Ｌの時はＱ出力
にＬがサンプリングされる。そして、ＤＦＦ２８のＱ出
力がＨの時は、ゲート３３，３４，８１，８２により、
ＰＭ１ＯＮＳの信号がＨになるタイミングでクロックド
バッファ１９が選択されスルーとなり、クロックドバッ
ファ２０がハイインピーダンス状態となり、逆にＤＦＦ
２８のＱ出力がＬの時には、ゲート３３，３４，８１，
３２により、ＰＭ１ＯＮＳの信号がＨになるタイミング
でクロックドバッファ２０が選択されスルーとなり、ク
ロックドバッファ１９がハイインピーダンス状態とな
る。即ち、オン幅を増やす場合には、ラッチ８の０１Ｈ
が書かれたレジスタ値とラッチ３の値の和をとり、それ
を再びラッチ３に値を書込み、ラッチ３の値を１増やす
ように制御される。また、オン幅を減らす場合には、ラ
ッチ７のＦＦＨの書かれたレジスタ値とラッチ３の和を
とり、それを再びラッチ３に値を書込み、ラッチ３の値
を１減らすように制御する。

【００１８】上述したのと同様に、ＰＷＭ２信号のオン
幅の制御は、アナログコンパレータ５１−２の比較基準
電圧Ｖｒｅｆ２の値に対する外部フィードバック信号Ｆ
ＢＩＮ２値が、Ｖｒｅｆ２＜ＦＢＩＮ２の場合には、Ｐ
ＷＭ２信号のオン幅を小さくし、ＦＢＩＮ２の値を小さ
くするようにし、Ｖｒｅｆ２＞ＦＢＩＮ２の場合には、
ＰＷＭ２信号のオン幅を大きくし、ＦＢＩＮ２の値を大
きくするようなフィードバック制御をするようになって
いる。

【００１９】なお、アナログコンパレータ５１−２の出
力値は、ＤＦＦ２８−２にＣＰＭ・ＣＬＫ２（ＰＭ２Ｏ
ＦＳの信号で代用可能）に同期してサンプリングされ、
その出力がＨの時にはＤＦＦ２８−２のＱ出力がＨとな
り、Ｌの時はＱ出力にＬがサンプリングされる。

【００２０】そして、ＤＦＦ２８−２のＱがＨの時は、
ゲート３３−２，３４−２，８１，８２により、ＰＭ２
ＯＮＳの信号がＨになるタイミングでクロックドバッフ
ァ１９が選択されスルーとなり、クロックドバッファ２
０がハイインピーダンス状態となり、逆にＤＦＦ２８の
Ｑ出力がＬの時には、ゲート３３，３４，８１，８２に
より、ＰＭ１ＯＮＳの信号がＨになるタイミングでクロ
ックドバッファ２０が選択されスルーとなり、クロック
ドバッファ１９がハイインピーダンス状態となる。即
ち、オン幅を増やす場合には、ラッチ８の０１Ｈが書か
れたレジスタ値とラッチ４の値の和をとり、それを再び
ラッチ４に書込み、ラッチ４の値を１増やすように制御
される。また、オン幅を減らす場合には、ラッチ７のＦ
ＦＨの書かれたレジスタ値とラッチ４の和をとり、それ
を再びラッチ４に書込み、ラッチ４の値を１減らすよう
に制御する。

【００２１】以上の制御のためのタイミングは、ＰＷＭ
１信号のオン幅の制御データの入っているラッチ３に対
しては、ＰＭ１ＯＮＳとＴＳＥＴの信号を２入力アンド
ゲート４３を通し、さらにオアゲート４５を通して与え
られ、バッファ１３にはオアゲート４９を通じてＰＭ１
ＯＮＳの信号が与えらえる。同様にＰＷＭ２・ＯＵＴの
オン幅の制御データの入っているラッチ４に対しては、
ＰＭ２ＯＮＳとＴＳＥＴの信号を２入力アンドゲート４
４を通し、さらにオアゲート４６を通して与えられ、バ
ッファ１４にはオアゲート５０を通じてＰＭ２ＯＮＳの
信号が与えられる。なお、ＣＭＰ・ＣＬＫ１は、ＰＭ１
ＯＮＳに同期したサンプリング信号で、同様にＣＭＰ・
ＣＬＫ２は、ＰＭ２ＯＮＳに同期したサンプリング信号
であればよい。

【００２２】ラッチ８，ラッチ７の値を変えることによ
り、増減するオン幅を適宜に選定できる。

【００２３】次に、パルスの最大値（最大オン幅）リミ
ッタの制御について説明する。この制御もコンパレータ
２７の一致の生じないＰＷＭ信号がオフ（０）のタイミ
ングを利用しており、具体的には、ＰＭ１ＯＦＳ，ＰＭ
２ＯＦＳを使用し、アダー６３を利用して演算してい
る。

【００２４】ＰＷＭ１信号の場合、ＰＭ１ＯＦＳのタイ
ミングで、ラッチ３のレジスタ値とラッチ１のレジスタ
値（ＰＷＭ１信号の最大パルス幅値）の反転値がアダー
６３で加算され、その結果にキャリがあれば、Ｄラッチ
３１に１がセットされ、なければ０がセットされる。な
お、そのラッチのタイミングは、ＰＷＭ１ＯＦＳとＴＳ
ＥＴ信号がアンドゲート３８を通じてＤラッチ３１に与
えられる。一旦Ｄラッチ３１のＱ出力が１になると、２
入力アンドゲート４７はオフに、２入力アンドゲート３
５はオンとなり、次のＣＨＧ１ＯＮの信号が入力された
場合には、ラッチ３の内容の代わりに、ラッチ１のレジ
スタ値の内容がバス６５上に出力される。即ち、ラッチ
１にセットされているオン幅の最大値にＰＷＭ１信号の
オン幅が常に制御される。

【００２５】即ち、ラッチ１の最大値の幅データの反転
した値とオン幅を和演算すると、オン幅がラッチ１の最
大値の幅のデータより大きくなると、前述の和演算の結
果にキャリが生じることを利用し、この情報をラッチし
て制御する制御方法を用いているためである。

【００２６】Ｄラッチ３１のＱ出力が０の場合は、２入
力アンドゲート４７の一方の入力がＨとなり、２入力ア
ンドゲート３５がオン禁止状態となり、次のＣＨＧ１Ｏ
Ｎの信号が入力された場合には、ラッチ３の内容がその
ままバス６５上に出力される。

【００２７】それらのバス制御のため、ラッチ１７，１
８、クロックドバッファ１１，１２，１３，１４が、そ
れぞれＰＭ２ＯＦＳ，ＰＭ１ＯＦＳ，ＣＨＧ１ＯＮ，Ｃ
ＨＧ２ＯＮ，ＣＨＧ１ＯＮ，ＣＨＧ２ＯＮに同期して制
御される。なお、５４，５５は、それぞれラッチ２，１
の全てのビットの内容を反転して、それぞれクロックド
バッファ１７，１８を通じてバス６４上に出力するため
のインバータで、詳細を図１８に示す。なお、オン幅の
最小値制御なども同様の手法を用いて容易に実現でき
る。

【００２８】６１，６２は、それぞれＰＷＭ１信号，Ｐ
ＷＭ２信号のための最小オン幅検知回路であり、本装置
の場合では、オン幅の１Ｈを検知してその幅以下になら
ないようにする回路であり、それぞれラッチ３，４の
“１”値を検知し、かつ、ＤＷ１，ＤＷ２が１で、ＵＰ
１，ＵＰ２が０の時、ラッチ３，４のレジスタを常に１
にセットするように動作し、それぞれＤＷ１，ＤＷ２が
１から０になり、ＵＰ１，ＵＰ２が０から１になるとラ
ッチ３，４への１のセットを解除するように動作する。

【００２９】ＰＷＭ２信号の場合は、ＰＭ２ＯＦＳのタ
イミングでラッチ４のレジスタ値とラッチ２のレジスタ
値（ＰＷＭ２最大パルス幅値）が、アダー６３で加算さ
れ、その結果にキャリがあれば、Ｄラッチ３２に１がセ
ットされ、なければ０がセットされる。なお、そのラッ
チのタイミングは、ＰＭ２ＯＦＳとＴＳＥＴ信号が２入
力アンドゲート３９を通じてＤラッチ３２に与えらえ
る。一旦Ｄラッチ３２のＱ出力が１になると、２入力ア
ンドゲート４８はオフに、２入力アンドゲート３６はオ
ンとなり、次のＣＨＧ２ＯＮの信号が入力された場合に
は、ラッチ４の内容の代わりに、ラッチ２の内容がバス
６５上に出力される。即ち、常にラッチ２にセットされ
ているオン幅の最大値にＰＷＭ２信号のオン幅が制御さ
れる。

【００３０】これはラッチ２の最大値の幅のデータを反
転した値とオン幅を和演算すると、オン幅がラッチ２の
最大値の幅のデータより大きくなると、前述の和演算の
結果にキャリが生じることを利用し、この情報をラッチ
して制御する制御方法を用いているためである。

【００３１】Ｄラッチ３２のＱ出力が０の時は、２入力
アンドゲート４８の一方の入力がＨとなり、２入力アン
ドゲート３６がオン禁止状態となり、次のＣＨＧ２ＯＮ
の信号が入力された時には、ラッチ４の内容をそのまま
バス６５上に出力される。

【００３２】なお、タイミング回路５３が以上の動作タ
イミングを作成するものであり、端子８１に基本クロッ
クを与え、それの２分周回路５９で分周された信号線
が、ＵＰフリーランカウンタ２６のクロック入力端子に
接続されている。また、基本クロックをディレー素子６
０で遅延させた信号がＴＳＥＴ信号として出力され、そ
れをインバータ５８で反転した信号がＴＳＥＴバーとし
て使用される。それ以外の全てのタイミングはこれらの
信号と、ＰＷＭ１信号，ＰＷＭ２信号を用いて、タイミ
ング回路５３内でディジタル微分の手法で容易に生成で
きる。

【００３３】図１９，２０，２１は関連技術例２のＰＷ
Ｍ信号生成装置のブロック図である。基本的な構成及び
動作は、前述の関連技術例１と同様であるので、異なる
部分のみを説明する。

【００３４】関連技術例１に対して、関連技術例２では
ＤＦＦ４００（８ビット）及びオアゲート４０１が追加
されている。ＤＦＦ４００のクロック反転入力端子に
は、ＴＳＥＴ信号が入力され、データ入力端子は、フリ
ーランカウンタ２６の８ビットの出力端子にそれぞれ接
続され、Ｑ出力端子にバッファ２１，２２の入力端子の
配線が接続されており、この部分の関連技術例１の２
１，２２の入力結線が変更されている。また、関連技術
例１ではアンドゲート４１の一方の入力端子に直接ディ
ジタルコンパレータ２７の出力端子が接続されている
が、関連技術例２では２入力オアゲート４０１を通して
接続されている。オアゲート４０１の他方の入力端子
は、外部からのトリガ信号ＴＩＭが入力されるトリガ入
力端子４０２に接続されている。

【００３５】次に、関連技術例２の動作について説明す
る。

【００３６】外部からのトリガ信号ＴＩＭが入力されな
いときは、ＤＦＦ４００を備えていない関連技術例１の
回路条件でもかまわないが、今、一致信号がディジタル
コンパレータ２７の出力端子に出力されていない時に、
外部信号によりＰＷＭ信号を制御するためトリガ入力端
子４０２にＨ信号が入力すると、コンパレータ２７の値
とカウンタ２６の値が一致しておらず、ＤＦＦ４００を
備えていない関連技術例１の構成では、ラッチ９，１０
に再設定する値が不正確となり、誤動作する。

【００３７】そのため、フリーランカウンタ２６がカウ
ンタ値が１ずつ変化するたびに、ＴＳＥＴの立ち下がり
毎にＤＦＦ４００にカウンタ値をラッチしておくことに
よって、トリガ入力端子４０２にトリガ信号ＴＩＭを与
えて、ＰＷＭのオフタイムなどを瞬時に変化させたと
き、アダー６３によって、ＤＦＦ４００の値と所要のＰ
ＷＭのオンデータまたはオフデータとの和を算出し、誤
動作しないＰＷＭ動作を実現できる。また、ディジタル
コンパレータ２７の出力が１になっても、当然フリーラ
ンカウンタ２６のカウンタ値＝ディジタルコンパレータ
２７のコンパレータ値になったときのディジタルコンパ
レータ２７の値をＤＦＦ４００にラッチし、関連技術例
１と同じ動作をする。

【００３８】図２２は前記関連技術例２のＰＷＭ信号の
ー出力に同期した関連技術例３のＰＷＭ信号出力部のブ
ロック図であり、図２３，２４，２５は前記第２のＰＷ
Ｍ信号の生成部が接続される関連技術例３のＰＷＭ信号
生成部のブロック図である。図２２において図２３，２
４，２５と同一の信号については、括弧書きで図２３，
２４，２５の名称を付してあり、括弧書きのない部分は
新たに付加された信号である。

【００３９】この関連技術例３の装置は、例えば、１つ
のトランスを有するスイッチング電源で安定化した低圧
出力と高圧出力を供給する場合に応用できる。この場
合、スイッチング電源の１次側スイッチング素子をメイ
ンＰＷＭ信号（第１のＰＷＭ信号）でオン、オフし、低
圧の２次巻線から安定化した低圧を供給し、高圧の２次
巻線に接続した２次側スイッチング素子をメイン同期サ
ブＰＷＭ信号（第２のＰＷＭ信号）でオン、オフし、こ
の高圧の２次巻線から安定化した高圧出力を供給するよ
うにする。メイン同期サブＰＷＭ信号はメインＰＷＭ信
号に同期しているので、２次側スイッチング素子を無電
圧状態でオン、オフするように回路を構成でき、２次側
スイッチング素子の損失を低減できる。

【００４０】関連技術例３における基本的な構成及び動
作は関連技術例２と同様であるので、関連技術例２との
対応関係を示しながら、メイン同期サブＰＷＭ信号の生
成について説明する。なお、基本的な構成部分をメイン
回路という。

【００４１】図２２において、１ｂは８ビットのアップ
カウンタ、２ｂはそれと同一ビット長のラッチで、この
ラッチ２ｂの８ビットＤ入力端子にはメイン回路のアダ
ー６３の出力が供給されており、その出力は８ビットの
トランスファバッファ３ｂを介してメイン回路のアダー
６３の入力バス６５に供給されている。４ｂはレジスタ
２ｂに設定されたデータの反転データをカウンタ１ｂの
データ入力端子にロードするための８ビットのインバー
タ、５ｂが外部トリガを検出するためのＲＳフリップフ
ロップ（以下「ＲＳＦＦ」という。）、６ｂはオアゲー
ト、７ｂはカウンタ１ｂのデータ入力端子へのデータロ
ード解除とクロックの立ち上がり同時タイミングとなる
のを防ぐためのラッチ、８ｂはインバータ、９ｂはシス
テムクロック分周してカウンタ１ｂにクロックを与える
ためのＤＦＦ、１０ｂは制御電源電圧Ｖｉｎ、１１ｂは
１０ｂの比較対象となる基準電圧Ｖｒｅｆ、１２ｂはコ
ンパレータ、１３ｂはＤＦＦ、１４ｂは最大最小リミッ
ト制御の際にラッチ２ｂへのクロックの入力を阻止する
ための２入力アンド２個の出力をノアして出力する複合
ゲート、１５ｂはラッチ２ｂにクロックを与えるための
アンドゲート、１６ｂはラッチ７ｂのＱ出力とカウンタ
１ｂのキャリ出力のアンドゲート、１７ｂはメイン同期
サブＰＷＭ信号を出力するＲＳＦＦ、１８ｂは外部トリ
ガの入力に対して、ある一定のプロテクト期間（入力禁
止期間）を設けるためのプロテクトカウンタ（以下、単
に「カウンタ」という。）、１９ｂは分周回路、２０ｂ
はＲＳＦＦ、２１ｂは複合ゲート、２２ｂはアンドゲー
ト、２３ｂ，２４ｂはインバータである。なお、カウン
タ１８ｂは、分周回路１９ｂのクロック周期に応じて、
メインＰＷＭ信号の“Ｌ”期間全域に亘ってプロテクト
をかけられるビット長を有するものとする。

【００４２】それらの接続関係は以下の通りである。

【００４３】ＲＳＦＦ５ｂのＳ入力端子は、外部トリガ
入力端子（ＭＳＴＲＧ）に接続され、そのＲ入力端子
は、メインＰＷＭＬ期間設定信号線（ＰＭ１ＯＦＯ）に
接続され、そのＱ出力は２入力オアゲート６ｂの一方の
入力端子に接続されている。２入力オアゲート６ｂの他
入力端子は、ＰＷＭ１ＯＵＴ信号線に接続され、出力端
子は、Ｄラッチ７ｂのＤ入力端子に接続されている。Ｄ
ラッチ７ｂのクロック入力端子はメイン回路カウンタク
ロック（ＳＵＭ２Ｏ）信号線に接続され、Ｑ出力端子
は、カウンタ１ｂのクロック入力端子と、２入力アンド
ゲート１６ｂの一方の入力端子に接続されている。２入
力アンドゲート１６ｂの他のー端子は、カウンタ１ｂの
キャリ信号出力端子に接続されている。２入力アンドゲ
ート１６ｂの出力端子は、ＲＳＦＦ１７ｂのＳ入力端子
に接続され、ＲＳＦＦ１７ｂのＲ入力端子はメインＰＷ
ＭＬ期間設定信号線（ＰＭ１ＯＦＯ）に接続されてい
る。また、ＲＳＦＦ１７ｂのＱ出力端子は、メイン同期
サブＰＷＭ信号の信号出力端子である。カウンタ１ｂの
クロック入力端子は、ＤＦＦ９ｂのＤ入力端子とＱ出力
端子に接続している。ＤＦＦ９ｂのクロック入力端子
は、インバータ８ｂのインバータ出力端子に接続され、
インバータ８ｂの入力端子は、システムクロック（ＴＳ
ＥＴ）に接続されている。ラッチ２ｂのクロック入力端
子は、３入力アンドゲート１５ｂの出力端子に接続さ
れ、３入力アンドゲート１５ｂの一方の入力端子には、
システムクロック（ＴＳＥＴ）が入力されている。ま
た、３入力アンドゲート１５ｂの他の入力端子は、複合
ゲート１４ｂの出力端子が接続され、３入力アンドゲー
ト１５ｂのもう一方の入力端子には、データ設定信号
（ＰＭ１ＯＮＳＳ）が接続されている。このデータ設定
信号（ＰＭ１ＯＮＳＳ）は、さらにトランスファバッフ
ァ３ｂの入力端子及びＤＦＦ１３ｂのクロック入力端子
に接続されている。複合ゲート１４ｂの２つのアンドゲ
ートの一方のアンドゲートの入力端子には、ＤＦＦ１３
ｂのＱ出力端子と、メイン回路のアダーのキャリ出力端
子（ＣＲＹＯＵＴ）が接続され、もう一方のアンドゲー
トの入力端子には、ＤＦＦ１３ｂのＱ出力端子とインバ
ータ２４ｂの出力端子が接続されている。インバータ２
４ｂの入力端子は、メイン回路のアダーのキャリ出力端
子（ＣＲＹＯＵＴ）に接続されている。ＤＦＦ１３ｂの
Ｑ出力端子は、ＳＴ１信号として、また、Ｑバー出力端
子は、ＳＴ１Ｂ信号として図１７の同じ信号線に接続さ
れている。ＤＦＦ１３ｂのＤ入力端子には、コンパレー
タ１２ｂの出力端子が接続され、コンパレータ１２ｂの
マイナス入力端子には、一端が接地されている基準電圧
Ｖｒｅｆの出力端子が接続されており、プラス入力端子
には、制御電源電圧Ｖｉｎが入力されている。カウンタ
１８ｂのキャリ出力端子は、ＲＳＦＦ２０ｂのＳ入力端
子に接続され、クロック入力端子は、複合ゲート２１ｂ
の出力端子に接続されており、また、ロード端子は、メ
インＰＷＭ（ＰＷＭ１ＯＵＴ）の信号線に接続されてい
る。この信号線は、さらにＲＳＦＦ２０ｂのＲ入力端子
及び分周回路１９ｂのリセット端子に接続されている。
ＲＳＦＦ２０ｂのＱ出力端子は、２入力アンドゲート２
２ｂの一方の入力端子に接続され、他方の入力端子は、
外部トリガ（ＭＳＴＲＧ）に接続されている。２入力ア
ンドゲート２２ｂの出力端子が、ＲＳＦＦ５ｂのＳ入力
端子に接続されている。分周回路１９ｂのクロック入力
端子には、インバータ２３ｂの出力端子が接続され、イ
ンバータ２３ｂの入力端子は、メイン回路のカウンタク
ロック（ＳＵＭ２Ｏ）に接続されている。また、分周回
路１９ｂの出力端子Ｑｎは、複合ゲート２１ｂのオアゲ
ートの他の一端子に接続され、複合ゲート２１ｂのアン
ドゲート側の２入力端子の一方の入力端子はシステムク
ロック（ＴＳＥＴ）に接続されており、他方の入力端子
はメインＰＷＭＨ期間設定信号（ＣＨＧ１ＯＮ）に接続
されている。

【００４４】以下、図２６のタイミングチャートを参照
して、関連技術例３の構成の動作を説明する。メインＰ
ＷＭ信号のＬ期間中にメイン回路のアダー６３からの演
算後のデータが、システムクロックとデータ設定信号に
よるアンドゲート１５ｂの出力Ｈによって、ラッチ２ｂ
に設定され、インバータ４ｂを介してラッチ２ｂの設定
データの反転値がカウンタ１ｂ入力される。この時、カ
ウンタ１ｂはロード状態であるので、クロック入力端子
へのＤＦＦ９のＱバー出力からの立ち上がりによって、
ラッチ２ｂの設定データの反転値がカウンタ１ｂにロー
ドされる。そして、オアゲート６ｂにメインＰＷＭ信号
の出力Ｈまたは外部トリガによるＲＳＦＦ５ｂのＱ出力
Ｈが入力されると、メイン回路のフリーランカウンタ２
６のクロックの立ち上がりに同期して、ラッチ７ｂのＱ
出力がＨとなり、カウンタ１ｂのロード状態は解除され
る。その後、ＤＦＦ９ｂのＱバー出力の立ち上がりによ
ってカウンタ１ｂがカウントアップしてキャリがＨを出
力すると、アンドゲート１６ｂがＨを出力し、ＲＳＦＦ
１７ｂによってメイン同期サブＰＷＭ信号がＨとなる
（図２６のｔ１，ａ，ｃ，ｄ，ｈ参照）。その後、メイ
ンＰＷＭ信号の立ち下がりに同期して発生するメインＰ
ＷＭＬ期間設定信号によって、ＲＳＦＦ５ｂ，７ｂがリ
セットされ、メイン同期サブＰＷＭ信号はＬとなる（図
２６のｔ２，ａ，ｅ，ｈ参照）。同時にカウンタ１ｂは
再びロード状態となる。そして、データ設定信号によっ
てバッファ３ｂのゲートが開き、ラッチ２ｂの設定デー
タが、メイン回路のアダー６３に入力され、アダー６３
による演算後の新しいデータが、ラッチ２ｂに入力さ
れ、アンドゲート１５ｂの出力Ｈによって、ラッチ２ｂ
に設定される。このラッチ２ｂに設定される演算後のデ
ータは、コンパレータ１２ｂの出力であるＤＦＦ１３ｂ
のＱ出力に基づいて、メイン回路において演算前のデー
タより大きくなるか小さくなるか決定されるが、インバ
ータ４ｂによって設定データは全て反転されるので、設
定データが増加すると、カウンタ１ｂのカウント開始時
刻からのキャリの発生時刻が遅くなり、メインＰＷＭ信
号の立ち上がり時刻に対してメイン同期サブＰＷＭ信号
の立ち上がり時刻は遅くなる。逆に、設定データが減少
すると、前記時刻は早くなる。メイン同期サブＰＷＭ信
号のＨ期間が長くなり、制御対象電源電圧Ｖｉｎが増加
する系とすると、制御対象電源電圧１０ｂ・Ｖｉｎが比
較電圧１１ｂ・Ｖｒｅｆよりも大となり、ＤＦＦ１３ｂ
の出力がＨとなり、逆のときはＬとなる。故に、メイン
回路のアダー６３による演算時において、ＤＦＦ１３ｂ
の出力がＨの時はラッチ２ｂの新しい設定データが増加
するように、逆にＬの時は減少するように被加算データ
を選択すれば負帰還制御をかけることができ、この関連
技術例３ではそのように動作するよう構成されている。

【００４５】この動作を図２３，２４，２５の回路構成
で説明する。この回路の基本回路は、関連技術例２の回
路である。異なる点は、アンドゲート７−１，７−２が
付加され、２入力オアゲート８１，８２が３入力オアゲ
ートに変更されていて、アンドゲート７−１の出力端子
がオアゲート８２の増設された入力端子に接続され、ア
ンドゲート７−２の出力端子がオアゲート８１の増設さ
れた入力端子に接続されている点にある。アンドゲート
７−１，７−２の一方の入力端子には、ともにＰＭ１Ｏ
ＮＳＳ信号が入力されている。また、アンドゲート７−
１の他の端子には、ＳＴ１Ｂの信号が入力されている。
また、アンドゲート７−２の他の端子には、ＳＴ１の信
号が入力されている。また、タイミング回路５３は、Ｐ
Ｍ１ＯＮＳＳの信号出力端子が増設されており、図２６
のタイミングチャートに示すとおりに、ＰＷＭ信号がオ
フの時に生成される信号が出力される。また、ＣＲＹＯ
ＵＴ端子がアダー６３のキャリ出力端子（Ｃ端子）より
出ている。また、アダー６３の出力端子が（バス）ＡＤ
ＲＯＵＴ信号端子として出力されている。アンドゲート
７−１，７−２などによるデータの増加及び減少の動作
は、関連技術例１におけるレジスタ３・ＰＷＭ１ＯＮの
データの１アップ／ダウンと同じである。図１７の回路
において、ＰＭ１ＯＮＳＳのタイミングでＤＦＦ１３ｂ
の出力ＳＴ１がＨの時、アンドゲート７−２がＨを出力
し、ラッチ７より０１Ｈがアダー６３に供給されて１ア
ップし、ＳＴ１ＢがＨの時、アンドゲート７−１がＨを
出力し、ラッチ７よりＦＦＨがアダー６３に供給されて
１ダウンするように動作する。

【００４６】次に、ラッチ２ｂの設定データに対する最
大値・最小値リミット制御について説明する。この制御
は、複合ゲート１４ｂの出力によってアンドゲート１５
ｂの出力を阻止することによって行われており、メイン
ＰＷＭ信号のＬ期間中にカウンタ１ｂにロードされるデ
ータがオールＨからオールＬに、またオールＬからオー
ルＨに変化するのを防ぐことができる。

【００４７】まず、最大値リミット制御について説明す
る。ラッチ２ｂの設定データがオールＬであるとする。
そして、データ設定信号の立ち上がりで、バッファ３ｂ
のゲートが開きメイン回路のアダー６３において演算が
開始される。これと同時に、ＤＦＦ１３ｂのＱバー出力
がＨ即ちレジスタ２ｂの設定データを減少させてメイン
同期サブＰＷＭ信号のＨ期間を長くせよという情報が出
力されると、メイン回路では、このＱバー出力によって
レジスタ２ｂの設定データ、オールＬに対して減算（Ｆ
ＦＨの加算）が施されるため、アダー６３はキャリを出
力せず、インバータ２４ｂはＨを出力する。そして、こ
のインバータ２４ｂの出力と前記Ｑバー出力とのアンド
出力により複合ゲート１４ｂの出力はＬとなり、データ
設定信号とシステムクロックによるアンドゲート１５ｂ
の出力を阻止して、ラッチ２ｂのゲートには開かないこ
とになる。その結果、ラッチ２ｂには演算後のデータは
設定されずにオールＬの状態を保ち最大値リミット制御
が完了する。

【００４８】次に、最小値リミット制御について説明す
る。ラッチ２ｂの設定データがオールＨであるとする。
そして、データ設定信号の立ち上がりで、前記演算が開
始される。これと同時にＤＦＦ１３ｂの出力がＨ、即ち
ラッチ２ｂの設定データを増加させてメイン同期サブＰ
ＷＭ信号のＨ期間を短くせよという情報が出力される
と、メイン回路では、このＱ出力によってラッチ２ｂの
設定データ、オールＨに対して加算が施されるため、ア
ダー６３はキャリを出力する。そして、このキャリと前
記Ｑ出力とのアンド出力により複合ゲート１４ｂの出力
はＬとなり最大値と同様に最小値リミット制御が完了す
る。

【００４９】次に、外部トリガ入力に対するプロテクト
動作について図２７のタイミングチャートを参照して説
明する。メインＰＷＭ信号の立ち上がりによってカウン
タ１８ｂがロード状態となり、分周回路１９ｂ、ＲＳＦ
Ｆ２０ｂがリセット状態となり、ＲＳＦＦ２０ｂのＱ出
力Ｌによってアンドゲート２２ｂからの外部トリガの入
力は阻止される。それと同時にメインＰＷＭＨ期間設定
信号が立ち上がり、この時点から、それ自身の半周期後
に立ち上がるシステムクロックとのアンド出力によっ
て、ＣＰＵからの所要のプロテクトデータがカウンタ１
８ｂにロードされる。その後、メインＰＷＭ信号が立ち
下がると、前記ロード及びリセット状態が解除され、分
周回路１９ｂの出力によってカウンタ１８ｂはカウント
を開始する（図２７のｔ１，ａ参照）。その後カウンタ
１８ｂがキャリを出力し、ＲＳＦＦ２０ｂのＱ出力がＨ
となり、アンドゲート２２ｂによる外部トリガに対する
プロテクトが解除される（図２７のｔ２，ｅ，ｆ参
照）。

【００５０】以上のように、関連技術例３によれば、簡
単な構成により、１つの電源制御ＰＷＭ信号（メインＰ
ＷＭ信号）の立ち上がり、または外部トリガを基準とし
て、立ち上がり時刻を制御電源電圧に対して負帰還制御
を行えるように設定できるもう一つのＰＷＭ出力（メイ
ン同期サブＰＷＭ信号）を得ることができる。

【００５１】

【発明が解決しようとする課題】しかしながら、上記関
連技術例３では、メイン同期サブＰＷＭ信号のＨ期間の
増減の動作が、メインＰＷＭ信号の増減の動作の影響を
受けてしまい、メインＰＷＭ信号がＭＡＸリミット状態
にある時以外は、フィードバック情報に対して忠実に１
アップ１ダウンする動作を実現することはできない。即
ち、メイン同期サブＰＷＭ生成部のカウンタ１ｂにロー
ドされる負帰還動作に基づくデータは、メイン同期サブ
ＰＷＭ信号のＨ期間そのもののデータではなく、メイン
ＰＷＭ信号の立ち上がりからメイン同期サブＰＷＭ信号
の立ち上がりまでの時間のデータであり、間接的にメイ
ン同期サブＰＷＭ信号のＨ期間を決めている。故に、メ
イン同期サブＰＷＭ生成部で、メインＰＷＭ信号の立ち
上がりとの時間差を１ダウンするＨ期間増加のデータ更
新が行われたとき、メインＰＷＭ信号のＨ期間も１アッ
プされていたとすると、結果として、メイン同期サブＰ
ＷＭ信号のＨ期間は２アップすることとなり、逆にこの
時、メインＰＷＭ信号のＨ期間が１ダウンされていたと
すると、メイン同期サブＰＷＭ信号のＨ期間は変化しな
いこととなる。また、メインＰＷＭ信号の立ち上がりと
の時間差を１アップするＨ期間減少のデータ更新が行わ
れたとき、メインＰＷＭ信号のＨ期間も１ダウンされて
いたとすると、結果として、メイン同期サブＰＷＭ信号
のＨ期間は２ダウンすることとなり、逆にこの時、メイ
ンＰＷＭ信号のＨ期間が１アップされていたとすると、
メイン同期サブＰＷＭ信号のＨ期間は変化しないことと
なる。

【００５２】そこで、本発明は、スイッチング電源を制
御するための第１のＰＷＭ信号及び該第１のＰＷＭ信号
に同期した第２のＰＷＭ信号を生成することができ、し
かも第２のＰＷＭ信号のオン幅をフィードバック情報に
対して第１のＰＷＭ信号のオン幅の増減の影響を受けず
に独立して増減することのできるＰＷＭ信号生成装置を
提供することを目的とする。

【００５３】

【課題を解決するための手段】請求項１記載のＰＷＭ信
号生成装置は、スイッチング電源を制御するための所定
最小単位で増減する第１のＰＷＭ信号及び該第１のＰＷ
Ｍ信号に同期した第２のＰＷＭ信号を生成するＰＷＭ信
号生成装置において、前記第２のＰＷＭ信号のオン幅が
フィードバック情報に対して前記第１のＰＷＭ信号のオ
ン幅の増減の影響を受けずに独立して増減するように、
前記第１のＰＷＭ信号のオン幅の変化の状況に応じて前
記第２のＰＷＭ信号のオン幅データに加算されるデータ
を補正する補正手段を備えたことを特徴とするものであ
る。

【００５４】請求項２記載のＰＷＭ信号生成装置は、前
記第１のＰＷＭ信号のオンのタイミングとは別に前記第
２のＰＷＭ信号のオンのタイミングを決めるトリガ信号
を、外部から入力するトリガ入力端を備えていることを
特徴とするものである。

【００５５】請求項３記載のＰＷＭ信号生成装置は、前
記トリガ入力端からのトリガ信号を所定期間に亘り無効
とするトリガプロテクト回路を備えたことを特徴とする
ものである。

【００５６】

【作用】請求項１記載のＰＷＭ信号生成装置によれば、
補正手段は、第２のＰＷＭ信号のオン幅がフィードバッ
ク情報に対して第１のＰＷＭ信号のオン幅の変化の状況
に応じて第２のＰＷＭ信号のオン幅データに加算される
データを補正する。これにより、第１のＰＷＭ信号のオ
ン幅の増減の影響を受けずに第２のＰＷＭ信号のオン幅
を独立して増減することが可能となる。

【００５７】請求項２記載のＰＷＭ信号生成装置によれ
ば、外部からトリガ信号をトリガ入力端に入力すること
により、第１のＰＷＭ信号のオンのタイミングとは別
に、第２のＰＷＭ信号のオンのタイミングを決めること
が可能となる。

【００５８】請求項３記載のＰＷＭ信号生成装置によれ
ば、トリガ入力端にトリガ信号が入力されても、トリガ
プロテクト回路によりそのトリガ信号を所定期間に亘り
無効とすることができる。

【００５９】

【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。

【００６０】図１，２，３は本発明の一実施例を示すＰ
ＷＭ信号生成装置のメインＰＷＭ出力部のブロック図で
あり、図４は本実施例装置のメイン同期サブＰＷＭ出力
部のブロック図である。基本的な構成及び動作は、前述
の関連技術例３と同じなので、違うところのみを説明す
る。

【００６１】関連技術例３に対して本実施例では、メイ
ンＰＷＭ出力部においては、アンドゲート１００とイン
バータ１０１を追加して、ラッチ７，８を削除し、アン
ドゲート１００の入力には、ＰＭ１ＯＮＳＳとＤＦＦ３
１のＱバー出力が接続され、その出力は、バッファ２０
の下位２ビット目に接続され、またインバータ１０１を
介してバッファ１９，２０のＬＳＢに接続されている。
バッファ１９の他の入力は、ＶＤＤにプルアップされ、
バッファ２０の他の入力は、ＶＳＳにプルダウンされて
いる。そして、ＤＦＦ２８のＱバー出力とＤＦＦ３１の
Ｑバー出力がメイン同期サブＰＷＭ出力部に出力されて
いる。

【００６２】メイン同期サブＰＷＭ出力部においては、
ナンドゲート２５ｂと２入力アンドゲート２つの出力を
オアして出力する複合ゲート２６ｂが追加されており、
ナンドゲート２５ｂの入力には、ＤＦＦ２８のＱバー出
力とＤＦＦ３１のＱバー出力が接続され、その出力は、
ＤＦＦ１３ｂのＱバー出力とともに複合ゲート２６ｂの
一方のアンドゲートの入力に接続されており、他方のア
ンドゲートの入力には、ＤＦＦ２８のＱバー出力とＤＦ
Ｆ１３ｂのＱ出力が接続されている。そして、それらの
オア出力は、増設されたアンドゲート１５ｂの入力に接
続されている。

【００６３】次に、本実施例のメイン同期サブＰＷＭ信
号出力の補正動作を図５乃至図８を参照して説明する。
図５乃至図８はメインＰＷＭ信号の出力の変化に応じた
メイン同期サブＰＷＭ信号の出力の変化の様子を示した
図であり、同図において、実線は変化前の波形を示し、
破線は変化後の立ち上がり時間の関係を示している。な
お、メイン同期サブＰＷＭ信号は最大値及び最小値リミ
ット状態ではなく、複合ゲート１４ｂはＨを出力してい
るとして説明する。

【００６４】初めにメインＰＷＭ信号のＨ期間が１ダウ
ンする場合について説明する。この時、メイン同期サブ
ＰＷＭ信号がＨ期間を１アップさせる動作に入ったと
き、ＰＭ１ＯＮＳＳの立ち上がりでバッファ１９のゲー
トが開き、また、メインＰＷＭ信号はダウン動作である
ためＭＡＸリミッタはかからず、ＤＦＦ３１のＱバー出
力はＨであるため、アンドゲート１００の出力はＨとな
り、インバータ１０１を介してバッファ１９のＬＳＢに
はＬが入力され、バッファ１９は、加算値ＦＥＨを出力
する。そして、メイン同期サブＰＷＭ出力部において
は、メインＰＷＭ信号がダウン動作なのでＤＦＦ２８の
Ｑバー出力Ｌがナンドゲート２５ｂに入力され、その出
力Ｈとメイン同期サブＰＷＭ信号に１アップの情報を与
えているＤＦＦ１３ｂのＱバー出力Ｈによって複合ゲー
ト２６ｂはＨを出力する。よって、ＰＭ１ＯＮＳＳとＴ
ＳＥＴとのアンド出力によって、バッファ１９の出力Ｆ
ＥＨが加算された新しいデータがラッチ２ｂに設定さ
れ、このデータによって出力されるメイン同期サブＰＷ
Ｍ信号の立ち上がりとメインＰＷＭ信号の立ち上がりの
時間差は、２カウンタクロック分縮まる。従って、メイ
ン同期サブＰＷＭ信号のＨ期間は、メインＰＷＭ信号の
１ダウン分を補って１アップされて、メインＰＷＭ信号
から受ける影響を回避している（図５参照）。

【００６５】次に、メイン同期サブＰＷＭ信号がＨ期間
を１ダウンさせる動作に入った時は、メイン同期サブＰ
ＷＭ出力部においては、複合ゲート２６ｂはＤＦＦ２８
のＱバー出力ＬとＤＦＦ１３ｂのＱバー出力ＬによりＬ
を出力し、アンドゲート１５ｂのＰＭ１ＯＮＳＳとＴＳ
ＥＴとのアンド出力は阻止され、ラッチ２ｂはデータの
更新を行わない。よって、メインＰＷＭ信号とメイン同
期サブＰＷＭ信号の立ち上がりの時間差は変化しない
が、メインＰＷＭ信号の１ダウンが、そのままメイン同
期サブＰＷＭ信号に反映され、メイン同期サブＰＷＭ信
号のＨ期間は１ダウンする（図６参照）。

【００６６】次にメインＰＷＭ信号のＨ期間が１アップ
して、かつＭＡＸリミッタ値を越えない場合について説
明する。この時、メイン同期サブＰＷＭ信号がＨ期間を
１ダウンさせる動作に入ったとき、ＰＭ１ＯＮＳＳの立
ち上がりでバッファ２０のゲートが開き、また、メイン
ＰＷＭ信号はＭＡＸリミッタにかからず、ＤＦＦ３１の
Ｑバー出力はＨであるため、アンドゲート１００の出力
はＨとなり、バッファ２０の下位２ビット目にはその出
力Ｈが入力され、ＬＳＢにはインバータ１０１を介して
Ｌが入力され、バッファ２０は、加算値０２Ｈを出力す
る。そして、メイン同期サブＰＷＭ出力部においては、
メインＰＷＭ信号がアップ動作なので、ＤＦＦ２８のＱ
バー出力Ｈとメイン同期サブＰＷＭ信号に１ダウンの情
報を与えているＤＦＦ１３ｂのＱ出力Ｈによって、複合
ゲート２６ｂはＨを出力する。よって、ＰＭ１ＯＮＳＳ
とＴＳＥＴとのアンド出力によって、バッファ２０の出
力０２Ｈが加算された新しいデータがラッチ２ｂに設定
され、このデータによって出力されるメイン同期サブＰ
ＷＭ信号の立ち上がりと、メインＰＷＭ信号の立ち上が
りとの時間差は、２カウンタクロック分伸びる。従っ
て、メイン同期サブＰＷＭ信号のＨ期間は、メインＰＷ
Ｍ信号の１アップ分を補って１ダウンされ、メインＰＷ
Ｍ信号から受ける影響を回避している（図７参照）。

【００６７】次に、メイン同期サブＰＷＭ信号がＨ期間
を１アップさせる動作に入った時は、メイン同期サブＰ
ＷＭ信号においては、ナンドゲート２５ｂはＤＦＦ２８
とＤＦＦ３１のＱバー出力ＨによってＬを出力し、この
出力ＬとＤＦＦ１３ｂのＱ出力Ｌによって複合ゲート２
６ｂはＬを出力し、アンドゲート１５ｂのＰＭ１ＯＮＳ
ＳとＴＳＥＴとのアンド出力は阻止され、ラッチ２ｂは
データの更新を行わない。よって、メインＰＷＭ信号と
メイン同期サブＰＷＭ信号の立ち上がりの時間差は変化
しないが、メインＰＷＭ信号の１アップが、そのままメ
イン同期サブＰＷＭ信号に反映され、メイン同期サブＰ
ＷＭ信号のＨ期間は１アップする（図８参照）。

【００６８】次に、メインＰＷＭ信号のＨ期間が、１ア
ップしようとするが、ＭＡＸリミッタがかかり、変化し
ない場合について説明する。この場合、ＤＦＦ３１のＱ
バー出力Ｌによってアンドゲート１００の出力はＬとな
り、そのインバータ１０１を介した出力Ｈとによって、
ＰＭ１ＯＮＳＳの立ち上がりでバッファ１９が開いたと
きはＦＦＨが出力され、バッファ２０が開いたときは０
１Ｈが出力される。そして、メイン同期サブＰＷＭ出力
部においては、ＤＦＦ２８のＱバー出力がＨで、ＤＦＦ
３１のＱバー出力Ｌによるナンドゲート２５ｂの出力が
Ｈなので、複合ゲート２６ｂの２つのアンドゲートのど
ちらか１つは、ＤＦＦ１３ｂのＱかＱバーの出力Ｈによ
って必ずＨを出力し、複合ゲート２６ｂの出力は、メイ
ン同期サブＰＷＭ信号がアップ動作のときもダウン動作
のときもＨとなるため、ラッチ２ｂのデータはバッファ
１９の出力ＦＦＨがバッファ２０の出力０１Ｈによっ
て、必ず更新される。この新しく設定されたデータによ
って、メインＰＷＭ信号の立ち上がりとメイン同期サブ
ＰＷＭ信号の立ち上がりの時間差は１カウンタクロック
分縮むか、伸びるが、メインＰＷＭ信号のＨ期間が変化
しないため、メイン同期サブＰＷＭ信号のＨ期間はラッ
チ２ｂの設定データの変化分が反映され１アップダウン
動作となる。

【００６９】このような本実施例によれば、メインＰＷ
Ｍ信号のＨ期間の増減の状況に応じてメイン同期サブＰ
ＷＭのＨ期間を決めるデータ生成に補正をかけることに
より、メイン同期サブＰＷＭのＨ期間の増減動作がその
制御電源からのフィードバック情報に対して、忠実に１
アップ／ダウンするＰＷＭ信号生成装置を実現すること
ができる。

【００７０】図９は本実施例の第１の適用例を示すスイ
ッチング電源のブロック図である。

【００７１】同図に示すスイッチング電源は、図１，
２，３に示す本実施例のメインＰＷＭ出力部を構成する
第１のＰＷＭ制御回路１００１と、このＰＷＭ制御回路
１００１からメインＰＷＭ信号（以下「ＰＷＭ１信号」
という。）が入力される駆動回路１００２と、同期検出
回路１００３と共働して図４に示す本実施例のメイン同
期サブＰＷＭ出力部を構成してメイン同期サブＰＷＭ信
号（以下「ＰＷＭ２信号」という。）を出力する第２の
ＰＷＭ制御回路１００４と、コンパータトランス（以下
「トランス」という。）Ｔ１とを備える。

【００７２】このトランスＴ１には、１次側巻線Ｎ１
と、２つの２次側巻線Ｎ２，Ｎ３とが設けられている。

【００７３】１次側巻線Ｎ１の一端には、電圧Ｖｉｎを
供給する直流電源ＮＣのプラス端子が接続され、直流電
源ＤＣのマイナス端子は、基準電位に接続されている。
この電圧Ｖｉｎとしては、例えば商用電源を全波整流
し、かつコンデンサＣ０で平滑することによって得られ
る電圧が考えられる。

【００７４】１次側巻線Ｎ１の他端には、スイッチング
素子であるＦＥＴＱ１のドレイン及びコンデンサＣ１の
一端が接続されている。ＦＥＴＱ１のソース及びコンデ
ンサＣ１の他端は、基準電位に接続されている。ＦＥＴ
Ｑ１のゲートは、駆動回路１００２の出力端に接続され
ている。

【００７５】２次側巻線Ｎ２の一端には、ダイオードＤ
３のアノードが接続され、その他端は共通基準電位（以
下「ＣＯＭ電位」という。）に接続されている。２次側
巻線Ｎ２には、１次側巻線Ｎ１の巻線数との比に応じた
電圧Ｖ２が誘起される。

【００７６】ダイオードＤ３のカソードには、平滑用コ
ンデンサＣ３のプラス端子が接続され、コンデンサＣ３
のマイナス端子は、ＣＯＭ電位に接続されている。

【００７７】ダイオードＤ３のカソードには、コンデン
サＣ３と並列に配置されている分圧回路Ｗ１が接続され
ている。分圧回路Ｗ１は、電圧Ｖ２を分圧し、その分圧
した電圧値をフィードバック信号として第１のＰＷＭ制
御回路１００１に出力する。

【００７８】第１のＰＷＭ制御回路１００１は、入力端
子ＦＢＩＮ１を介して分割回路Ｗ１からのフィードバッ
ク信号を取り込み、このフィードバック信号に基づきパ
ルス幅が制御されたパルス信号（ＰＷＭ１信号）を生成
する。ＰＷＭ１信号のパルス幅は前記フィードバック信
号のレベルに応じて最小単位幅の整数倍に増減するよう
に制御される。ＰＷＭ１信号は出力端子ＰＷＭ１ＯＵＴ
を介して駆動回路１００２及び同期検出回路１００３に
出力される。なお、本適用例では、予備端子として入力
端子ＦＢＩＮ２及び出力端子ＰＷＭ２ＯＵＴが設けられ
ている第１のＰＷＭ制御回路１００１を用いている。

【００７９】駆動回路１００２は、ＰＷＭ１信号に基づ
きＦＥＴＱ１をオン・オフ動作すなわちスイッチング動
作させる。ＰＷＭ１信号のオンのパルス幅で規定される
時間がＦＥＴＱ１のオン時間になるようにスイッチング
動作が行われる。

【００８０】同期検出回路１００３は、第１のＰＷＭ制
御回路１００１からのＰＷＭ１信号の出力タイミングを
検出し、その検出結果を示す同期検出信号を生成する。

【００８１】２次側巻線Ｎ３の一端には、ダイオードＤ
１のアノードが接続され、その他端は、ＣＯＭ電位に接
続されている。２次側巻線Ｎ３には、１次側巻線Ｎ１の
巻線数との比に応じた電圧Ｖ１が誘起される。

【００８２】ダイオードＤ１のカソードには、スイッチ
ング素子であるＭＯＳＦＥＴＱ２のドレイン及び抵抗Ｒ
１の一端が接続されている。ＭＯＳＦＥＴＱ２のソース
には、フライホイールダイオードＤ２（以下「ダイオー
ドＤ２」という。）のカソード及びチョークコイルＬ１
の一端が接続されている。ＭＯＳＦＥＴＱ２のゲートに
は、抵抗Ｒ１の他端及び抵抗Ｒ２の一端が接続されてい
る。ダイオードＤ２のアノードは、ＣＯＭ電位に接続さ
れている。

【００８３】チョークコイルＬ１の他端には、平滑用コ
ンデンサＣ２の＋端子が接続されている。コンデンサＣ
２の−端子はＣＯＭ電位に接続されている。

【００８４】チョークコイルＬ１の他端には、出力コン
デンサＣ２と並列に配置されている抵抗Ｒ３の一端が接
続され、抵抗Ｒ３の他端には、抵抗Ｒ４の一端が接続さ
れている。抵抗Ｒ４の他端は、ＣＯＭ電位に接続されて
いる。

【００８５】抵抗Ｒ３と抵抗Ｒ４とは、互いに共働して
電圧Ｖ１を分圧し、この分圧された電圧はＶｉｎ信号１
０ｂとして第２のＰＷＭ制御回路１００４に取り込まれ
る。第２のＰＷＭ制御回路１００４は、同期検出回路１
００３からの同期検出信号に同期を取りながらＶｉｎ信
号１０ｂに基づきパルス幅が制御されたパルス信号（Ｐ
ＷＭ２信号）を生成する。すなわち、ＰＷＭ２信号はＰ
ＷＭ１信号に同期を取りながら生成され、ＰＷＭ２信号
のパルス幅は前記フィードバック信号のレベルに応じて
最小単位幅の整数倍に増減するように制御される。

【００８６】ＰＷＭ２信号は、ＭＯＳＦＥＴＱ２を駆動
するためのトランジスタＱ３のベースにＶ（ｃｔ１）信
号として与えらえる。なお、トランジスタＱ３に対する
保護対策として、トランジスタＱ３のベース回路に抵抗
を挿入することを考えても良い。トランジスタＱ３のコ
レクタは抵抗Ｒ２の他端に接続され、そのエミッタはＣ
ＯＭ電位に接続されている。トランジスタＱ３は、Ｖ
（ｃｔ１）信号に基づきオン・オフ動作し、トランジス
タＱ３のオン・オフ動作に伴いＭＯＳＦＥＴＱ２がスイ
ッチング動作する。Ｖ（ｃｔ１）信号のオンのパルス幅
で規定される時間がトランジスタＱ３のオン動作時間に
なり、すなわちＭＯＳＦＥＴＱ２のオン動作時間にな
る。

【００８７】次に、本適用例のスイッチング電源におけ
る主動作について説明する。

【００８８】第１のＰＷＭ制御回路１００１からのＰＷ
Ｍ１信号によってＦＥＴＱ１がスイッチング動作をし、
ＦＥＴＱ１のスイッチング動作によって２次側巻線Ｎ２
には電圧Ｖ２が誘起される。電圧Ｖ２は分圧回路Ｗ１に
よって分圧され、この分圧電圧は第１のＰＷＭ制御回路
１００１のＦＢＩＮ１端子に与えられる。第１のＰＷＭ
制御回路１００１は、ＰＷＭ１信号の１パルス出力毎に
分圧電圧のレベルを判定し、その判定の結果に基づきＰ
ＷＭ１信号のパルス幅をその最小単位幅の整数倍で増減
するように制御する。このＰＷＭ１信号のパルス幅の制
御によって後述するフィードバック制御が実行され、安
定した出力電圧Ｖ２が得られる。

【００８９】これに対し、第２のＰＷＭ制御回路１００
４と同期検出回路１００３とから構成されるメイン同期
サブＰＷＭ出力部からのＰＷＭ２信号によってＦＥＴＱ
２及びトランジスタＱ３がスイッチング動作をし、この
スイッチング動作によって２次側巻線Ｎ３には電圧Ｖ１
が誘起される。電圧Ｖ１は抵抗Ｒ３，Ｒ４によって分圧
され、この分圧電源はＶｉｎ信号１０ｂとして第２のＰ
ＷＭ制御回路１００４に与えられる。第２のＰＷＭ制御
回路１００４は、ＰＷＭ２信号の１パルス出力毎にＶｉ
ｎ信号１０ｂのレベルを判定し、その判定の結果に基づ
きＰＷＭ２信号のパルス幅をその最小単位幅の整数倍で
増減するように制御する。このＰＷＭ２信号のパルス幅
の制御によって後述するフィードバック制御が実行さ
れ、安定した出力電圧Ｖ１が得らえる。

【００９０】次に、上述したＰＷＭ制御のタイミングに
ついて図を参照しながら説明する。図１０は図９のスイ
ッチング電源におけるＰＷＭ制御のタイミングを示すタ
イムチャートである。

【００９１】図１０から明らかなように、αとβとの間
でＰＷＭ１信号がオンとなり、ＰＷＭ１信号によるＰＷ
Ｍ制御が行われ、この範囲内でのみＰＷＭ２信号がオン
となり得る（トランジスタＱ３のベース信号）。よっ
て、期間Ａにおいて２次側巻線Ｎ３に電流が流れず、す
なわちダイオードＤ１に電流が流れず、ＦＥＴＱ３、ト
ランスＴ１における損失が少なくなることが分かる。そ
の結果、ＦＥＴＱ３、トランスＴ１のコストを削減する
ことができる。

【００９２】また、第１のＰＷＭ制御回路１００１及び
メイン同期サブＰＷＭ出力部とが同期しながら動作し、
かつＰＷＭ信号のパルス幅の大きな変動が瞬時に生じな
いから、非常に安定したかつノイズに影響されない制御
を実現することができ、装置全体の製作に掛かるコスト
を低減することができるとともに容易に大電力制御を実
現することができる。

【００９３】さらに、メイン同期サブＰＷＭ出力部によ
るＰＷＭ制御が第１のＰＷＭ制御回路１００１からのＰ
ＷＭ１信号の立上りを基準に行われるから、第１のＰＷ
Ｍ制御回路１００１からのＰＷＭ１信号のレベルが
「Ｈ」期間中のみ、メイン同期サブＰＷＭ出力部で生成
されるＰＷＭ２信号のレベルを「Ｈ」とする制御を行う
ことができる。

【００９４】さらに、一般的に、トランスの１次側に対
するスイッチング動作がオン動作で、あるときに２次側
に対するスイッチング動作がオン動作となるオン・オン
制御では、大電力出力を得ることができるというメリッ
トがあるが、出力制御範囲が小さくなるというデメリッ
トもある。また、トランスの１次側に対するスイッチン
グ動作がオン動作であるときに２次側に対するスイッチ
ング動作がオフ動作となるオン・オフ制御では、出力制
御範囲を大きくすることができるというメリットがある
が、大電力出力を得ることが困難であるというデメリッ
トがある。上述の各制御におけるメリットを発揮するこ
とができるように各制御方法を選択し、かつコンパレー
タによる比較結果に基づきフィードバック制御を行うか
ら、非常に安定な、大電力出力が得られる制御を安価に
実現することができる。

【００９５】図１１は本実施例の第２の適用例を示すス
イッチング電源のブロック図である。

【００９６】同図に示すスイッチング電源は、図９に示
す電源と同様に、第１のＰＷＭ制御回路１００１と、駆
動回路１００２と、同期検出回路１００３と、第２のＰ
ＷＭ制御回路１００４と、トランスＴ１とを備える。ト
ランスＴ１には、１次側巻線Ｎ１と、２つの２次側巻線
Ｎ２，Ｎ３とが設けられている。

【００９７】１次側巻線Ｎ１の一端には、電圧Ｖｉｎを
供給する直流電源ＤＣのプラス端子が接続され、直流電
源ＤＣのマイナス端子は基準電位に接続されている。直
流電源ＤＣの＋，−端子間には、平滑用コンデンサＣ０
が接続されている。この電圧Ｖｉｎとしては、例えば商
用電源を全波整流し、コンデンサＣ０で平滑化すること
によって得られる電圧が考えられる。

【００９８】１次側巻線Ｎ１の他端には、スイッチング
素子であるＦＥＴＱ１のドレイン及びコンデンサＣ１の
一端が接続されている。ＦＥＴＱ１のソース及びコンデ
ンサＣ１の他端は、基準電位に接続されている。ＦＥＴ
Ｑ１のゲートは、駆動回路１０２の出力端に接続されて
いる。

【００９９】２次側巻線Ｎ２の一端には、ダイオードＤ
３のアノード及びダイオードＤ４のアノードが接続さ
れ、その他端は、共通基準電位（ＣＯＭ電位）に接続さ
れている。２次側巻線Ｎ２には、１次側巻線Ｎ１の巻線
数との比に応じた電圧Ｖ２が誘起される。

【０１００】ダイオードＤ３のカソードには、平滑用コ
ンデンサＣ３のプラス端子が接続され、コンデンサＣ３
のマイナス端子はＣＯＭ電位に接続されている。

【０１０１】ダイオードＤ３のカソードには、コンデン
サＣ３と並列に配置されている分圧回路Ｗ１が接続され
ている。分圧回路Ｗ１は、電圧Ｖ２を分圧し、その分圧
した電圧値をフィードバック信号として第１のＰＷＭ制
御回路１００１に出力する。

【０１０２】ダイオードＤ４のカソードには、抵抗Ｒ５
の一端が接続されている。抵抗Ｒ５は負荷抵抗であり、
その他端はＣＯＭ電位に接続されている。抵抗Ｒ５の両
端には電圧Ｖ３が生じる。

【０１０３】第１のＰＷＭ制御回路１００１は、入力端
子ＦＢＩＮ１を介して分圧回路Ｗ１からのフィードバッ
ク信号を取り込み、このフィードバック信号に基づきパ
ルス幅が制御されたＰＷＭ１信号を生成する。ＰＷＭ１
信号のパルス幅は前記フィードバック信号のレベルに応
じて最小単位幅の整数倍に増減するように制御される。
ＰＷＭ１信号は出力端子ＰＷＭ１ＯＵＴを介して駆動回
路１００２及び同期検出回路１００３に出力される。

【０１０４】駆動回路１００２は、ＰＷＭ１信号に基づ
きＦＥＴＱ１をオン・オフ動作すなわちスイッチング動
作させる。ＰＷＭ１信号のオンのパルス幅で規定される
時間がＦＥＴＱ１のオン時間になる。

【０１０５】電圧Ｖ３はコンパレータ８０１に取り込ま
れ、コンパレータ８０１は基準電源８０２の基準電圧Ｖ
thと電圧Ｖ３とを比較し、その比較結果を示す比較信号
を生成する。この比較信号が外部トリガとしてトリガ制
御回路８０３に与えられる。

【０１０６】トリガ制御回路８０３は前記外部トリガに
基づき必要なタイミングでトリガ信号を同期検出回路１
００３に出力する。

【０１０７】同期検出回路１００３は、第１のＰＷＭ制
御回路１００１からのＰＷＭ１信号の出力タイミングと
ともにトリガ制御回路８０３からのトリガ信号を検出
し、その検出結果を示す同期検出信号を生成する。

【０１０８】２次側巻線Ｎ３の一端には、ダイオードＤ
１のアノードが接続され、その他端はＣＯＭ電位に接続
されている。２次側巻線Ｎ３には、１次側巻線Ｎ１の巻
線数との比に応じた電圧Ｖ１が誘起される。

【０１０９】ダイオードＤ１のカソードには、スイッチ
ング素子であるＭＯＳＦＥＴＱ２のドレイン及び抵抗Ｒ
１の一端が接続されている。ＭＯＳＦＥＴＱ２のソース
には、フライホイールダイオードＤ２（以下「ダイオー
ドＤ２」という。）のカソード及びチョークコイルＬ１
の一端が接続されている。ＭＯＳＦＥＴＱ２のゲートに
は、抵抗Ｒ１の他端及び抵抗Ｒ２の一端が接続されてい
る。コンデンサＣ３のマイナス端子は、ＣＯＭ電位に接
続されている。

【０１１０】ダイオードＤ２のアノードは、ＣＯＭ電位
に接続されている。

【０１１１】チョークコイルＬ１の他端には、平滑用コ
ンデンサＣ２のプラス端子が接続されている。コンデン
サＣ２のマイナス端子は、ＣＯＭ電位に接続されてい
る。

【０１１２】チョークコイルＬ１の他端には、出力コン
デンサＣ２と並列に配置されている抵抗Ｒ３の一端が接
続され、抵抗Ｒ３の他端には、抵抗Ｒ４の一端が接続さ
れている。抵抗Ｒ４の他端は、ＣＯＭ電位に接続されて
いる。

【０１１３】抵抗Ｒ３と抵抗Ｒ４とは、互いに共働して
電圧Ｖ１を分圧し、この分圧された電圧はＶｉｎ信号１
０ｂとして第２のＰＷＭ制御回路１００４に取り込まれ
る。第２のＰＷＭ制御回路１００４は、同期検出回路１
００３からの同期検出信号に同期を取りながらＶｉｎ信
号１０ｂに基づきパルス幅が制御されたパルス信号（Ｐ
ＷＭ２信号）を生成する。すなわち、ＰＷＭ２信号はＰ
ＷＭ１信号に同期を取りながら生成され、ＰＷＭ２信号
のパルス幅は前記フィードバック信号のレベルに応じて
最小単位幅の整数倍に増減するように制御される。

【０１１４】ＰＷＭ２信号は、ＭＯＳＦＥＴＱ２を駆動
するためのトランジスタＱ３のベースにＶ（ｃｔ１）信
号として与えられる。なお、必要があればトランジスタ
Ｑ３の保護対策としてトランジスタＱ３のベース回路に
抵抗を挿入することもできる。トランジスタＱ３のコレ
クタは抵抗Ｒ２の他端に接続され、そのエミッタはＣＯ
Ｍ電位に接続されている。トランジスタＱ３は、Ｖ（ｃ
ｔ１）信号に基づきオン・オフ動作し、トランジスタＱ
３のオン・オフ動作に伴いＭＯＳＦＥＴＱ２がスイッチ
ング動作する。Ｖ（ｃｔ１）信号のオンのパルス幅（Ｈ
レベル）で規定される時間がトランジスタＱ３のオン動
作時間になり、すなわちＭＯＳＦＥＴＱ２のオン動作時
間になる。

【０１１５】次に、本適用例のスイッチング電源におけ
る主動作について説明する。

【０１１６】本適用例のスイッチング電源の基本動作は
第１の適用例の基本動作と同じであり、動作の異なる部
分について説明する。

【０１１７】第１の適用例では、第１のＰＷＭ制御回路
１００１からのＰＷＭ１信号の立上りを基準としてメイ
ン同期サブＰＷＭ出力部でＰＷＭ２信号が生成されてい
るから、２次側巻線３Ｎに誘起される電圧Ｖ１出力を大
きい電力として取り出すときには、ＭＯＳＦＥＴＱ２、
トランジスタＱ３のディレイによるオン動作開始までの
時間遅れを無視することができない。

【０１１８】よって、本適用例では、第１のＰＷＭ制御
回路１００１のＰＷＭ１信号に同期した信号として現れ
る電圧Ｖ３を基準電圧Ｖthとコンパレータ８０１で比較
し、その比較結果を外部トリガとして用いることによっ
て、後述するメイン同期サブＰＷＭ出力部における外部
トリガプロテクト期間を設定する。なお、この信号は１
次側スイッチング動作がオン動作をするときに２次側が
オフであるオン・オフ制御のときのみ２次側に誘起さ
れ、１次側がオフ時にトリガ電圧が誘起される。

【０１１９】上述の制御を行うと、図１２に示すよう
に、ＰＷＭ１信号の立下り後にＴγ時間だけ、外部トリ
ガの立下りが遅れるから、その期間にコンパレータ８０
１が誤動作をしないようにトリガ制御回路８０３による
外部トリガ禁止時間Ｔβを、Ｔα＞Ｔβ＞Ｔγとなるよ
うに設定することによって、所望の動作を実現すること
ができる。

【０１２０】そして、基準電圧Ｖthを適宜調節すること
によって、ＦＥＴＱ１のゲート信号と同期して出力され
る電圧Ｖ３と基準電圧Ｖthとの比較結果を、ＰＷＭ１信
号が立上る直前に「Ｈ」とすることができ、実質的にＰ
ＷＭ２信号を制御するカウンタの動作を開始することが
できるから、期間Ａにおいて、ＰＷＭ２信号が立ち上が
らないようにかつできる限りＭＯＳＦＥＴＱ２、トラン
ジスタＱ３による遅延時間を補正することができ、設計
の自由度を大きくすることができるとともに装置全体の
コストダウンを図ることができる。

【０１２１】

【発明の効果】以上詳述した本発明によれば、以下の効
果を奏する。

【０１２２】請求項１記載の発明によれば、第１のＰＷ
Ｍのオン幅の増減の状況に応じて第２のＰＷＭのオン幅
を決めるデータ生成に補正をかけているので、スイッチ
ング電源を制御するための第１のＰＷＭ信号及び該第１
のＰＷＭ信号に同期した第２のＰＷＭ信号を生成するこ
とができ、しかも第２のＰＷＭ信号のオン幅をフィード
バック情報に対して第１のＰＷＭ信号のオン幅の増減の
影響を受けずに独立して増減することのできるＰＷＭ信
号生成装置を提供することができる。

【０１２３】請求項２記載の発明によれば、外部からト
リガ信号をトリガ入力端に入力することにより、第１の
ＰＷＭ信号のオンのタイミングとは別に、第２のＰＷＭ
信号のオンのタイミングを決めることが可能となる。

【０１２４】請求項３記載の発明によれば、トリガ入力
端にトリガ信号が入力されても、トリガプロテクト回路
によりそのトリガ信号を所定期間に亘り無効とすること
ができる。

【図面の簡単な説明】

【図１】本実施例のメインＰＷＭ出力部のブロック図で
ある。

【図２】本実施例のメインＰＷＭ出力部のブロック図で
ある。

【図３】本実施例のメインＰＷＭ出力部のブロック図で
ある。

【図４】本実施例のメイン同期サブＰＷＭ出力部のブロ
ック図である。

【図５】本実施例のメインＰＷＭ信号とメイン同期サブ
ＰＷＭ信号の変化を示す波形図である。

【図６】本実施例のメインＰＷＭ信号とメイン同期サブ
ＰＷＭ信号の変化を示す波形図である。

【図７】本実施例のメインＰＷＭ信号とメイン同期サブ
ＰＷＭ信号の変化を示す波形図である。

【図８】本実施例のメインＰＷＭ信号とメイン同期サブ
ＰＷＭ信号の変化を示す波形図である。

【図９】本実施例の第１の適用例を示すスイッチング電
源のブロック図である。

【図１０】第１の適用例におけるＰＷＭ制御のタイミン
グを示すタイムチャートである。

【図１１】本実施例の第２の適用例を示すスイッチング
電源のブロック図である。

【図１２】第２の適用例におけるＰＷＭ制御のタイミン
グを示すタイムチャートである。

【図１３】関連技術例１のブロック図である。

【図１４】関連技術例１のブロック図である。

【図１５】関連技術例１のブロック図である。

【図１６】関連技術例１のインバータの詳細図である。

【図１７】関連技術例１のタイムチャートである。

【図１８】関連技術例１の動作を示すフローチャートで
ある。

【図１９】関連技術例２のブロック図である。

【図２０】関連技術例２のブロック図である。

【図２１】関連技術例２のブロック図である。

【図２２】関連技術例３のメイン同期サブＰＷＭ出力部
のブロック図である。

【図２３】関連技術例３のブロック図である。

【図２４】関連技術例３のブロック図である。

【図２５】関連技術例３のブロック図である。

【図２６】関連技術例３のメイン同期サブＰＷＭ出力部
のタイミングチャートである。

【図２７】関連技術例３のメイン同期サブＰＷＭ出力部
のタイミングチャートである。

【符号の説明】

１〜６，９，１０，２ｂラッチ１ｂ，８ｂカウンタ１７ｂＲＳＦＦ２６ＵＰフリーランカウンタ２７ディジタルコンパレータ２９，３０ＤＦＦ６３アダー

Claims

【特許請求の範囲】

【請求項１】スイッチング電源を制御するための所定
最小単位で増減する第１のＰＷＭ信号及び該第１のＰＷ
Ｍ信号に同期した第２のＰＷＭ信号を生成するＰＷＭ信
号生成装置において、前記第２のＰＷＭ信号のオン幅が
フィードバック情報に対して前記第１のＰＷＭ信号のオ
ン幅の増減の影響を受けずに独立して増減するように、
前記第１のＰＷＭ信号のオン幅の変化の状況に応じて前
記第２のＰＷＭ信号のオン幅データに加算されるデータ
を補正する補正手段を備えたことを特徴とするＰＷＭ信
号生成装置。
【請求項２】前記第１のＰＷＭ信号のオンのタイミン
グとは別に前記第２のＰＷＭ信号のオンのタイミングを
決めるトリガ信号を、外部から入力するトリガ入力端を
備えていることを特徴とする請求項１記載のＰＷＭ信号
生成装置。
【請求項３】前記トリガ入力端からのトリガ信号を所
定期間に亘り無効とするトリガプロテクト回路を備えた
ことを特徴とする請求項２記載のＰＷＭ信号生成装置。