JP3492899B2 - 位相調節システム - Google Patents
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はクロックの位相を調
節するシステムに適用するクロック位相比較器に係るも
ので、詳しくは、位相のロッキングが感知されると位相
調節システムの一部を一時ディスエーブル（機能抑止）
させ、システムの消費電力を低減し得るクロック位相比
較器に関するものである。 【０００２】 【従来の技術】従来のクロック位相比較器の構成におい
ては、図５に示したように、入力クロック信号（ＣＬＫ
in)とフィードバックされて入力する出力クロック信号
（ＣＬＫ fbk）とを比較し、ハイ、又はローレベルの出
力信号（OUT)を位相調節システム（図示せず）に出力す
る位相検出器１０を備えていた。そして、該位相検出器
１０の構成においては、図６に示したように、出力クロ
ック信号（ＣＬＫ fbk）と電源電圧（VDD)信号とを否定
論理積するＮＡＮＤゲート（Ｎ１）と、該ＮＡＮＤゲー
ト（Ｎ１）の出力信号と入力クロック信号（ＣＬＫ in)
とを否定論理積してノード（ＮＤ２）に出力するＮＡＮ
Ｄゲート（Ｎ２）と、上記ＮＡＮＤゲート（Ｎ１）の出
力信号と他の入力信号とを否定論理積するＮＡＮＤゲー
ト（Ｎ３）と、該ＮＡＮＤゲート（Ｎ３）の出力信号と
上記入力クロック信号（ＣＬＫ in)とを否定論理積して
ノード（ＮＤ１）に出力するＮＡＮＤゲート（Ｎ４）
と、該ＮＡＮＤゲート（Ｎ４）の出力信号とＮＡＮＤゲ
ート（Ｎ５）の出力信号とを否定論理積するＮＡＮＤゲ
ート（Ｎ６）と、上記入力クロック信号（ＣＬＫ in)を
反転させるインバータ（Ｉ１）と、該インバータ（Ｉ
１）の出力信号により所定レベルのパルス信号を発生す
るパルス信号発生器（１０ａ）と、該パルス信号発生器
（１０ａ）の出力信号と上記ＮＡＮＤゲート（Ｎ６）の
出力信号とを否定論理積するＮＡＮＤゲート（Ｎ７）
と、該ＮＡＮＤゲート（Ｎ７）の出力信号を反転させ出
力信号（OUT)を発生するインバータ（Ｉ２）と、から構
成されていた。 【０００３】上記ＮＡＮＤゲート（Ｎ２）の出力端は上
記ＮＡＮＤゲート（Ｎ１）の入力端に連結され、上記Ｎ
ＡＮＤゲート（Ｎ４）の出力端は上記ＮＡＮＤゲート
（Ｎ３）の入力端に連結され、上記ＮＡＮＤゲート（Ｎ
５）は、上記ＮＡＮＤゲート（Ｎ２）の出力信号と上記
ＮＡＮＤゲート（Ｎ６）の出力信号とを否定論理積して
いた。 【０００４】このように構成された従来の位相検出器１
０の動作を図面を用いて説明すると次のようであった。 【０００５】即ち、位相検出器１０は、図７（Ａ）に示
したような出力クロック信号（ＣＬＫ fbk）と図７
（Ｂ）に示したような入力クロック信号（ＣＬＫ in)と
を比較し、図７（Ｃ）に示したように、出力クロック信
号（ＣＬＫ fbk）の位相が入力クロック信号（ＣＬＫ i
n)よりも速いときはローレベルの出力信号（OUT)を発生
し、反対に出力クロック信号（ＣＬＫfbk）の位相が入
力クロック信号（ＣＬＫ in)の位相より遅いときはハイ
レベルの出力信号（out)を発生する。 【０００６】より詳しく説明すると、図６及び図７に示
したように、出力クロック信号（ＣＬＫ fbk）がハイレ
ベルで入力クロック信号（ＣＬＫ in)がローレベルであ
るとき、位相検出器１０のノード（ＮＤ１）にはハイレ
ベルの信号が、上記位相検出器１０のノード（ＮＤ２）
にはローレベルの信号が夫々発生する。よって、ＮＡＮ
Ｄゲート（Ｎ７）はハイレベルの信号を出力し、インバ
ータ（Ｉ２）はローレベルの出力信号（OUT)を発生し
て、入力クロック信号（ＣＬＫ in)が出力クロック信号
（ＣＬＫ fbk）より遅い位相を有するようになってい
た。 【０００７】上記とは反対に、出力クロック信号（ＣＬ
Ｋ fbk）がローレベルで入力クロック信号（ＣＬＫ in)
がハイレベルであるときは、位相検出器１０のノード
（ＮＤ１）にはローレベルの信号が、上記位相検出器１
０のノード（ＮＤ２）にはハイレベルの信号が夫々発生
する。よって、インバータ（Ｉ１）を介してハイレベル
の信号が入力したパルス信号発生器（１０ａ）はハイレ
ベルの信号をＮＡＮＤゲート（Ｎ７）に印加し、該ＮＡ
ＮＤゲート（Ｎ７）はローレベルの信号を出力し、イン
バータ（Ｉ２）はハイレベルの出力信号（OUT)を発生し
て、入力クロック信号（ＣＬＫ in)が出力クロック信号
（ＣＬＫ fbk）よりも速い位相を有するようになってい
た。 【０００８】 【発明が解決しようとする課題】然るに、このように構
成された従来のクロック位相比較器においては、比較の
対象である入力クロック信号（ＣＬＫ in)の出力クロッ
ク信号（ＣＬＫ fbk）に対する速度のみを比較するた
め、入力クロック信号（ＣＬＫ in)及び出力クロック信
号（ＣＬＫ fbk）がロッキング（locking)された場合、
位相調節システムは位相を遅延させるモード、又は位相
を速くさせるモードを継続して交番に行うようになるの
で、位相調節システムでの電力の消耗が多くなり、特に
待機（stand-by）状態では消費電力が甚だしくなるとい
う不都合な点があった。 【０００９】 【課題を解決するための手段】本発明の目的は、位相の
ロッキングが感知されると位相調節システムの一部を一
時ディスエーブル（機能抑止）させ、システムの消費電
力を低減し得るクロック位相比較器を提供しようとする
ものである。 【００１０】このような目的を達成するため、本発明に
係るクロック位相比較器においては、入力クロック信号
を所定時間の間遅延させて出力する第１遅延器２０と、
該第１遅延器２０の出力信号と出力クロック信号とを比
較し、ハイ、又はローレベルの第１出力信号を発生する
第１位相検出器２１と、上記出力クロック信号を所定時
間の間遅延させて出力する第２遅延器２２と、該第２遅
延器２２の出力信号と上記クロック信号とを比較しハ
イ、又はローレベルの第２出力信号を発生する第２位相
検出器２３と、を備えて構成されている。 【００１１】 【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。本発明のクロック比較器が
適用される位相調節システムの構成においては、図１に
示したように、クロック増幅器１００、位相補間器１０
１、出力ドライバー１０２、クロック位相比較器１０
３、位相選択器１０４、及びチャージポンプ１０５を備
えている。 【００１２】そして、本発明に係るクロック位相比較器
の第１実施例においては、図２に示したように、入力ク
ロック信号（ＣＬＫ in)を所定時間（ｔ１）の間遅延さ
せる第１遅延器２０と、該第１遅延器２０の出力信号と
出力クロック信号（ＣＬＫ fbk）とを比較して、ハイ、
又はローレベルの出力信号（OUT １）を出力する第１位
相検出器２１と、上記出力クロック信号（ＣＬＫ fbk）
を所定時間（ｔ２）の間遅延させる第２遅延器２２と、
該第２遅延器２２の出力信号と上記入力クロック信号
（ＣＬＫ in)とを比較してハイ、又はローレベルの出力
信号（OUT ２）を出力する第２位相検出器２３と、から
構成されている。 【００１３】上記各第１、第２遅延器２０、２２は、順
次連結された偶数個のインバータにより夫々構成され、
上記第１遅延器２０により遅延される所定時間（ｔ１）
はクロックジッタ（Clock Jitter）の許容限界までの時
間であり、上記第２遅延器２２により遅延される所定時
間（ｔ２）はクロックジッタの反対方向への許容限界ま
での時間である。 【００１４】このように構成された本発明に係るクロッ
ク位相比較器の動作に対し、図面を用いて説明すると次
のようである。 【００１５】即ち、図３（Ａ）（Ｂ）に示した（１）の
場合は、入力クロック信号（ＣＬＫ in)が出力クロック
信号（ＣＬＫ fbk）よりも遅い位相を有するときであっ
て、第２位相検出器２３は、入力クロック信号（ＣＬＫ
in)の位相と第２遅延器２２により所定時間（ｔ２）だ
け遅延された時間を有する出力クロック信号（ＣＬＫ f
bk）の位相とを比較し、上記入力クロック信号（ＣＬＫ
in)が上記第２遅延器２２の出力信号よりも遅い位相を
有すると、上記第２位相検出器２３はローレベルの出力
信号（OUT ２）を発生する。このとき、第１位相検出器
２１は第１遅延器２０により所定時間（ｔ１）だけ遅延
された入力クロック信号（ＣＬＫ in)が入力されるた
め、該第１位相検出器２１もローレベルの出力信号（OU
T １）を発生する。 【００１６】そして、（２）の場合は、出力クロック信
号（ＣＬＫ fbk）及び入力クロック信号（ＣＬＫ in)が
夫々所定時間（ｔ１、ｔ２）の間ロッキングされたとき
であって、入力クロック信号（ＣＬＫ in)は第１遅延器
２０を経て第１位相検出器２１に印加するため、出力ク
ロック信号（ＣＬＫ fbk）が相対的に速い位相を有する
ようになって上記第１位相検出器２１はローレベルの出
力信号（OUT １）を発生する。且つ、出力クロック信号
（ＣＬＫ fbk）は第２遅延器２２を経て第２位相検出器
２３に印加するため、入力クロック信号（ＣＬＫ in)が
相対的に速い位相を有するようになって上記第２位相検
出器２３はハイレベルの出力信号（OUT ２）を発生す
る。 【００１７】又、（３）の場合は、入力クロック信号
（ＣＬＫ in)の位相が出力クロック信号（ＣＬＫ fbk）
の位相よりも速いときであって、若し、入力クロック信
号（ＣＬＫ in)の位相が第１遅延器２０の遅延時間（ｔ
１）以上に出力クロック信号（ＣＬＫ fbk）の位相より
も速いと、第１位相検出器２１はハイレベルの出力信号
（OUT １）を発生し、第２位相検出器２３もハイレベル
の出力信号（OUT ２）を発生する。 【００１８】更に、入力クロック信号（ＣＬＫ in)及び
出力クロック信号（ＣＬＫ fbk）が相互に１８０°程度
の位相差を有するとき、第１位相検出器２１はハイレベ
ルの出力信号（OUT １）を発生し、第２位相検出器２３
はローレベルの出力信号（OUT ２）を発生する。 【００１９】このようなクロック位相比較の結果は、図
４の図表に示したように、クロック位相比較器１０３の
各出力信号（OUT １）、（OUT ２）が夫々“１”、
“１”であると、位相選択器１０４は制御信号（Vpump)
を出力して入力クロック信号（ＣＬＫ in)の位相を遅延
させる動作を行い、上記各出力信号（OUT １）、（OUT
２）が夫々“０”、“０”であると、入力クロック信号
（ＣＬＫ in)の位相を速くさせる動作を行う。 【００２０】上記クロック位相比較器１０３の各出力信
号（OUT １）、（OUT ２）が夫々“０”、“１”である
と、即ち、出力クロック信号（ＣＬＫ fbk）及び入力ク
ロック信号（ＣＬＫ in)の位相が相互ロッキングされる
と、位相選択器１０４はパワーセーブ（POWER-SAVE）信
号を各ブロックに出力してシステムの一部を一時ディス
エーブル（機能抑止）させ、システムの消耗電力を低減
させる。 【００２１】又、上記各出力信号（OUT １）、（OUT
２）が夫々“１”、“０”であるときは、出力クロック
信号（ＣＬＫ fbk）及び入力クロック信号（ＣＬＫ in)
が相互１８０°程度の位相差を有するときであり、この
とき、位相調節システムは以前の状態を維持する。 【００２２】 【発明の効果】以上説明したように、本発明に係るクロ
ック位相比較器においては、位相比較の結果を速い（fa
st）、遅い（slow）、及びロッキング（locking)に分け
て表示し、位相のロッキングが感知されると位相調節シ
ステムの一部を一時ディスエーブルさせるようになって
いるため、システムの消費電力を低減し得るという効果
がある。
節するシステムに適用するクロック位相比較器に係るも
ので、詳しくは、位相のロッキングが感知されると位相
調節システムの一部を一時ディスエーブル（機能抑止）
させ、システムの消費電力を低減し得るクロック位相比
較器に関するものである。 【０００２】 【従来の技術】従来のクロック位相比較器の構成におい
ては、図５に示したように、入力クロック信号（ＣＬＫ
in)とフィードバックされて入力する出力クロック信号
（ＣＬＫ fbk）とを比較し、ハイ、又はローレベルの出
力信号（OUT)を位相調節システム（図示せず）に出力す
る位相検出器１０を備えていた。そして、該位相検出器
１０の構成においては、図６に示したように、出力クロ
ック信号（ＣＬＫ fbk）と電源電圧（VDD)信号とを否定
論理積するＮＡＮＤゲート（Ｎ１）と、該ＮＡＮＤゲー
ト（Ｎ１）の出力信号と入力クロック信号（ＣＬＫ in)
とを否定論理積してノード（ＮＤ２）に出力するＮＡＮ
Ｄゲート（Ｎ２）と、上記ＮＡＮＤゲート（Ｎ１）の出
力信号と他の入力信号とを否定論理積するＮＡＮＤゲー
ト（Ｎ３）と、該ＮＡＮＤゲート（Ｎ３）の出力信号と
上記入力クロック信号（ＣＬＫ in)とを否定論理積して
ノード（ＮＤ１）に出力するＮＡＮＤゲート（Ｎ４）
と、該ＮＡＮＤゲート（Ｎ４）の出力信号とＮＡＮＤゲ
ート（Ｎ５）の出力信号とを否定論理積するＮＡＮＤゲ
ート（Ｎ６）と、上記入力クロック信号（ＣＬＫ in)を
反転させるインバータ（Ｉ１）と、該インバータ（Ｉ
１）の出力信号により所定レベルのパルス信号を発生す
るパルス信号発生器（１０ａ）と、該パルス信号発生器
（１０ａ）の出力信号と上記ＮＡＮＤゲート（Ｎ６）の
出力信号とを否定論理積するＮＡＮＤゲート（Ｎ７）
と、該ＮＡＮＤゲート（Ｎ７）の出力信号を反転させ出
力信号（OUT)を発生するインバータ（Ｉ２）と、から構
成されていた。 【０００３】上記ＮＡＮＤゲート（Ｎ２）の出力端は上
記ＮＡＮＤゲート（Ｎ１）の入力端に連結され、上記Ｎ
ＡＮＤゲート（Ｎ４）の出力端は上記ＮＡＮＤゲート
（Ｎ３）の入力端に連結され、上記ＮＡＮＤゲート（Ｎ
５）は、上記ＮＡＮＤゲート（Ｎ２）の出力信号と上記
ＮＡＮＤゲート（Ｎ６）の出力信号とを否定論理積して
いた。 【０００４】このように構成された従来の位相検出器１
０の動作を図面を用いて説明すると次のようであった。 【０００５】即ち、位相検出器１０は、図７（Ａ）に示
したような出力クロック信号（ＣＬＫ fbk）と図７
（Ｂ）に示したような入力クロック信号（ＣＬＫ in)と
を比較し、図７（Ｃ）に示したように、出力クロック信
号（ＣＬＫ fbk）の位相が入力クロック信号（ＣＬＫ i
n)よりも速いときはローレベルの出力信号（OUT)を発生
し、反対に出力クロック信号（ＣＬＫfbk）の位相が入
力クロック信号（ＣＬＫ in)の位相より遅いときはハイ
レベルの出力信号（out)を発生する。 【０００６】より詳しく説明すると、図６及び図７に示
したように、出力クロック信号（ＣＬＫ fbk）がハイレ
ベルで入力クロック信号（ＣＬＫ in)がローレベルであ
るとき、位相検出器１０のノード（ＮＤ１）にはハイレ
ベルの信号が、上記位相検出器１０のノード（ＮＤ２）
にはローレベルの信号が夫々発生する。よって、ＮＡＮ
Ｄゲート（Ｎ７）はハイレベルの信号を出力し、インバ
ータ（Ｉ２）はローレベルの出力信号（OUT)を発生し
て、入力クロック信号（ＣＬＫ in)が出力クロック信号
（ＣＬＫ fbk）より遅い位相を有するようになってい
た。 【０００７】上記とは反対に、出力クロック信号（ＣＬ
Ｋ fbk）がローレベルで入力クロック信号（ＣＬＫ in)
がハイレベルであるときは、位相検出器１０のノード
（ＮＤ１）にはローレベルの信号が、上記位相検出器１
０のノード（ＮＤ２）にはハイレベルの信号が夫々発生
する。よって、インバータ（Ｉ１）を介してハイレベル
の信号が入力したパルス信号発生器（１０ａ）はハイレ
ベルの信号をＮＡＮＤゲート（Ｎ７）に印加し、該ＮＡ
ＮＤゲート（Ｎ７）はローレベルの信号を出力し、イン
バータ（Ｉ２）はハイレベルの出力信号（OUT)を発生し
て、入力クロック信号（ＣＬＫ in)が出力クロック信号
（ＣＬＫ fbk）よりも速い位相を有するようになってい
た。 【０００８】 【発明が解決しようとする課題】然るに、このように構
成された従来のクロック位相比較器においては、比較の
対象である入力クロック信号（ＣＬＫ in)の出力クロッ
ク信号（ＣＬＫ fbk）に対する速度のみを比較するた
め、入力クロック信号（ＣＬＫ in)及び出力クロック信
号（ＣＬＫ fbk）がロッキング（locking)された場合、
位相調節システムは位相を遅延させるモード、又は位相
を速くさせるモードを継続して交番に行うようになるの
で、位相調節システムでの電力の消耗が多くなり、特に
待機（stand-by）状態では消費電力が甚だしくなるとい
う不都合な点があった。 【０００９】 【課題を解決するための手段】本発明の目的は、位相の
ロッキングが感知されると位相調節システムの一部を一
時ディスエーブル（機能抑止）させ、システムの消費電
力を低減し得るクロック位相比較器を提供しようとする
ものである。 【００１０】このような目的を達成するため、本発明に
係るクロック位相比較器においては、入力クロック信号
を所定時間の間遅延させて出力する第１遅延器２０と、
該第１遅延器２０の出力信号と出力クロック信号とを比
較し、ハイ、又はローレベルの第１出力信号を発生する
第１位相検出器２１と、上記出力クロック信号を所定時
間の間遅延させて出力する第２遅延器２２と、該第２遅
延器２２の出力信号と上記クロック信号とを比較しハ
イ、又はローレベルの第２出力信号を発生する第２位相
検出器２３と、を備えて構成されている。 【００１１】 【発明の実施の形態】以下、本発明の実施の形態に対
し、図面を用いて説明する。本発明のクロック比較器が
適用される位相調節システムの構成においては、図１に
示したように、クロック増幅器１００、位相補間器１０
１、出力ドライバー１０２、クロック位相比較器１０
３、位相選択器１０４、及びチャージポンプ１０５を備
えている。 【００１２】そして、本発明に係るクロック位相比較器
の第１実施例においては、図２に示したように、入力ク
ロック信号（ＣＬＫ in)を所定時間（ｔ１）の間遅延さ
せる第１遅延器２０と、該第１遅延器２０の出力信号と
出力クロック信号（ＣＬＫ fbk）とを比較して、ハイ、
又はローレベルの出力信号（OUT １）を出力する第１位
相検出器２１と、上記出力クロック信号（ＣＬＫ fbk）
を所定時間（ｔ２）の間遅延させる第２遅延器２２と、
該第２遅延器２２の出力信号と上記入力クロック信号
（ＣＬＫ in)とを比較してハイ、又はローレベルの出力
信号（OUT ２）を出力する第２位相検出器２３と、から
構成されている。 【００１３】上記各第１、第２遅延器２０、２２は、順
次連結された偶数個のインバータにより夫々構成され、
上記第１遅延器２０により遅延される所定時間（ｔ１）
はクロックジッタ（Clock Jitter）の許容限界までの時
間であり、上記第２遅延器２２により遅延される所定時
間（ｔ２）はクロックジッタの反対方向への許容限界ま
での時間である。 【００１４】このように構成された本発明に係るクロッ
ク位相比較器の動作に対し、図面を用いて説明すると次
のようである。 【００１５】即ち、図３（Ａ）（Ｂ）に示した（１）の
場合は、入力クロック信号（ＣＬＫ in)が出力クロック
信号（ＣＬＫ fbk）よりも遅い位相を有するときであっ
て、第２位相検出器２３は、入力クロック信号（ＣＬＫ
in)の位相と第２遅延器２２により所定時間（ｔ２）だ
け遅延された時間を有する出力クロック信号（ＣＬＫ f
bk）の位相とを比較し、上記入力クロック信号（ＣＬＫ
in)が上記第２遅延器２２の出力信号よりも遅い位相を
有すると、上記第２位相検出器２３はローレベルの出力
信号（OUT ２）を発生する。このとき、第１位相検出器
２１は第１遅延器２０により所定時間（ｔ１）だけ遅延
された入力クロック信号（ＣＬＫ in)が入力されるた
め、該第１位相検出器２１もローレベルの出力信号（OU
T １）を発生する。 【００１６】そして、（２）の場合は、出力クロック信
号（ＣＬＫ fbk）及び入力クロック信号（ＣＬＫ in)が
夫々所定時間（ｔ１、ｔ２）の間ロッキングされたとき
であって、入力クロック信号（ＣＬＫ in)は第１遅延器
２０を経て第１位相検出器２１に印加するため、出力ク
ロック信号（ＣＬＫ fbk）が相対的に速い位相を有する
ようになって上記第１位相検出器２１はローレベルの出
力信号（OUT １）を発生する。且つ、出力クロック信号
（ＣＬＫ fbk）は第２遅延器２２を経て第２位相検出器
２３に印加するため、入力クロック信号（ＣＬＫ in)が
相対的に速い位相を有するようになって上記第２位相検
出器２３はハイレベルの出力信号（OUT ２）を発生す
る。 【００１７】又、（３）の場合は、入力クロック信号
（ＣＬＫ in)の位相が出力クロック信号（ＣＬＫ fbk）
の位相よりも速いときであって、若し、入力クロック信
号（ＣＬＫ in)の位相が第１遅延器２０の遅延時間（ｔ
１）以上に出力クロック信号（ＣＬＫ fbk）の位相より
も速いと、第１位相検出器２１はハイレベルの出力信号
（OUT １）を発生し、第２位相検出器２３もハイレベル
の出力信号（OUT ２）を発生する。 【００１８】更に、入力クロック信号（ＣＬＫ in)及び
出力クロック信号（ＣＬＫ fbk）が相互に１８０°程度
の位相差を有するとき、第１位相検出器２１はハイレベ
ルの出力信号（OUT １）を発生し、第２位相検出器２３
はローレベルの出力信号（OUT ２）を発生する。 【００１９】このようなクロック位相比較の結果は、図
４の図表に示したように、クロック位相比較器１０３の
各出力信号（OUT １）、（OUT ２）が夫々“１”、
“１”であると、位相選択器１０４は制御信号（Vpump)
を出力して入力クロック信号（ＣＬＫ in)の位相を遅延
させる動作を行い、上記各出力信号（OUT １）、（OUT
２）が夫々“０”、“０”であると、入力クロック信号
（ＣＬＫ in)の位相を速くさせる動作を行う。 【００２０】上記クロック位相比較器１０３の各出力信
号（OUT １）、（OUT ２）が夫々“０”、“１”である
と、即ち、出力クロック信号（ＣＬＫ fbk）及び入力ク
ロック信号（ＣＬＫ in)の位相が相互ロッキングされる
と、位相選択器１０４はパワーセーブ（POWER-SAVE）信
号を各ブロックに出力してシステムの一部を一時ディス
エーブル（機能抑止）させ、システムの消耗電力を低減
させる。 【００２１】又、上記各出力信号（OUT １）、（OUT
２）が夫々“１”、“０”であるときは、出力クロック
信号（ＣＬＫ fbk）及び入力クロック信号（ＣＬＫ in)
が相互１８０°程度の位相差を有するときであり、この
とき、位相調節システムは以前の状態を維持する。 【００２２】 【発明の効果】以上説明したように、本発明に係るクロ
ック位相比較器においては、位相比較の結果を速い（fa
st）、遅い（slow）、及びロッキング（locking)に分け
て表示し、位相のロッキングが感知されると位相調節シ
ステムの一部を一時ディスエーブルさせるようになって
いるため、システムの消費電力を低減し得るという効果
がある。
【図面の簡単な説明】
【図１】本発明に係るクロック位相比較器を適用した位
相調節システムを示したブロック図である。 【図２】本発明に係るクロック位相比較器の第１実施例
を示した回路図である。 【図３】図３（Ａ）は、本発明に係るクロック位相比較
器の入出力信号を示したタイミング図で、クロック位相
比較器に入力する入力クロック信号の波形図である。図
３（Ｂ）は、本発明に係るクロック位相比較器の入出力
信号を示したタイミング図で、クロック位相比較器に入
力する出力クロック信号の波形図である。 【図４】本発明に係るクロック位相比較器の出力信号に
よる位相比較の結果を示した図表である。 【図５】従来のクロック位相比較器に備えられた位相検
出器を示したブロック図である。 【図６】従来の位相検出器を示した回路図である。 【図７】図７（Ａ）は、従来の位相検出器の入出力信号
に関するタイミング図で、位相検出器に入力する入力ク
ロック信号の波形図である。図７（Ｂ）は、従来の位相
検出器の入出力信号に関するタイミング図で、位相検出
器に入力する出力クロック信号の波形図である。図７
（Ｃ）は、従来の位相検出器の入出力信号に関するタイ
ミング図で、位相検出器の出力信号の波形図である。 【符号の説明】 ２０：第１遅延器 ２１：第１位相検出器 ２２：第２遅延器 ２３：第２位相検出器 ＣＬＫ in：入力クロック信号 ＣＬＫ fbk：出力クロック信号
相調節システムを示したブロック図である。 【図２】本発明に係るクロック位相比較器の第１実施例
を示した回路図である。 【図３】図３（Ａ）は、本発明に係るクロック位相比較
器の入出力信号を示したタイミング図で、クロック位相
比較器に入力する入力クロック信号の波形図である。図
３（Ｂ）は、本発明に係るクロック位相比較器の入出力
信号を示したタイミング図で、クロック位相比較器に入
力する出力クロック信号の波形図である。 【図４】本発明に係るクロック位相比較器の出力信号に
よる位相比較の結果を示した図表である。 【図５】従来のクロック位相比較器に備えられた位相検
出器を示したブロック図である。 【図６】従来の位相検出器を示した回路図である。 【図７】図７（Ａ）は、従来の位相検出器の入出力信号
に関するタイミング図で、位相検出器に入力する入力ク
ロック信号の波形図である。図７（Ｂ）は、従来の位相
検出器の入出力信号に関するタイミング図で、位相検出
器に入力する出力クロック信号の波形図である。図７
（Ｃ）は、従来の位相検出器の入出力信号に関するタイ
ミング図で、位相検出器の出力信号の波形図である。 【符号の説明】 ２０：第１遅延器 ２１：第１位相検出器 ２２：第２遅延器 ２３：第２位相検出器 ＣＬＫ in：入力クロック信号 ＣＬＫ fbk：出力クロック信号
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 昭63−305612（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 5/13
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 入力クロック信号（ＣＬＫ in）を増幅
するクロック増幅器（１００）と、上記クロック増幅器
（１００）の出力信号の位相を補間する位相補間器（１
０１）と、上記位相補間器（１０１）の出力によって、
所定位相の出力クロック信号（ＣＬＫ fbk）を発生する
出力ドライバー（１０２）と、入力クロック信号の位相
を調節するチャージポンプ（１０５）と、上記入力クロ
ック信号（ＣＬＫ in ）と出力クロック信号（ＣＬＫ fb
k ）との位相を比較するクロック位相比較器（１０３）
と、を備えて構成される位相調節システムであって、上記クロック位相比較器（１０３）は、上記入力クロッ
ク信号（ＣＬＫ in ）を遅延させた信号と上記出力クロ
ック信号（ＣＬＫ fbk ）との位相を比較して第１出力信
号（ＯＵＴ１）を出力する位相検出器（２１）と、上記
入力クロック信号（ＣＬＫ in ）と上記出力クロック信
号（ＣＬＫ fbk ）を遅延させた信号との位相を比較して
第２出力信号（ＯＵＴ２）を出力する位相検出器（２
３）とからなり、 更に、上記クロック位相比較器（１０３）の第１出力信
号（ＯＵＴ１）と、第２出力信号（ＯＵＴ２） の出力レ
ベルにより上記入力クロック信号（ＣＬＫ in）と上記
出力クロック信号（ＣＬＫ fbk）間の位相状態を判別し
て、上記入力クロック信号（ＣＬＫ in ）と上記出力ク
ロック信号（ＣＬＫ fbk）の位相がロッキングされない
時、上記位相補間器及び上記チャージポンプ（１０５）
を制御して位相調節動作を行うが、上記入力クロック信
号（ＣＬＫ in ）と上記出力クロック信号（ＣＬＫ fb
k）の位相がロッキングされると、上記位相補間器（１
０１）、上記出力ドライバー（１０２）及び上記チャー
ジポンプ（１０５）にパワーセーブ信号を出力して、上
記位相調節システムの一部を一時ディスエーブルさせる
位相選択器（１０４）と、を備えて構成されることを特
徴とする位相調節システム。
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| JP3492899B2 true JP3492899B2 (ja) | 2004-02-03 |
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Family Applications (1)
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| US5223755A (en) * | 1990-12-26 | 1993-06-29 | Xerox Corporation | Extended frequency range variable delay locked loop for clock synchronization |
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| TW234796B (ja) * | 1993-02-24 | 1994-11-21 | Advanced Micro Devices Inc | |
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| US5570054A (en) * | 1994-09-26 | 1996-10-29 | Hitachi Micro Systems, Inc. | Method and apparatus for adaptive clock deskewing |
| US5455540A (en) * | 1994-10-26 | 1995-10-03 | Cypress Semiconductor Corp. | Modified bang-bang phase detector with ternary output |
| JP3408030B2 (ja) * | 1995-09-21 | 2003-05-19 | 日本プレシジョン・サーキッツ株式会社 | 位相比較器 |
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1997
- 1997-04-26 KR KR1019970015777A patent/KR100244466B1/ko not_active IP Right Cessation
- 1997-10-03 US US08/943,184 patent/US6087857A/en not_active Expired - Lifetime
- 1997-11-06 DE DE19749115A patent/DE19749115C2/de not_active Expired - Lifetime
- 1997-12-04 JP JP33339697A patent/JP3492899B2/ja not_active Expired - Fee Related
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