JPH10323021A - パルス幅変調信号生成装置 - Google Patents

Abstract

(57)【要約】 【課題】 パルス幅の急激な変化を抑えて制御対象とな
るスイッチング電源の出力電圧のオーバーシュートによ
る負荷への影響を軽減できるパルス幅変調信号生成装置
を提供する。 【解決手段】 パルス幅変調信号生成装置では、リセッ
ト解除後、信号線ＰＷＭ１・ＯＵＴにＰＷＭ信号を生成
する場合、ラッチ９の値とＵＰフリーランカウンタ２６
の値とを一致するまで比較し、一致したとき、ＵＰフリ
ーランカウンタ２６の値と生成するパルスのオンデータ
とをアダー６３で加算し、その加算結果をラッチ９にセ
ットする。再び、ラッチ９の値とＵＰフリーランカウン
タ２６の値とを一致するまで比較し、一致したとき、Ｕ
Ｐフリーランカウンタ２６の値と生成するパルスのオフ
データとをアダー６３で加算し、その加算結果をラッチ
９にセットする。この後、オンデータに値１を加減算
し、その値とリミッタ値ＭＡＸとを比較し、オンデータ
がリミッタ値ＭＡＸを越える場合、リミッタ値ＭＡＸを
オンデータとして選択する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子写真式複写機
のスイッチング電源装置に用いるパルス幅変調信号生成
装置に関するものである。

【０００２】

【従来の技術】従来、電子写真方式の複写機のスイッチ
ング電源装置などに用いられるパルス幅変調（ＰＷＭ）
信号生成装置が知られている。例えば、アナログ回路か
らなるＰＷＭ信号生成装置では、パルス幅が最大リミッ
ト幅によってその増加が阻止されている状態で、パルス
幅の最大リミット幅をより大きな第２のリミット幅に更
新する際、パルス幅がさらに第２のリミット幅よりも増
加しようとすると、パルス幅は更新前のリミット幅から
更新後のリミット幅に一気に変化するように制御され
る。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来例のように、ＰＷＭ信号のパルス幅を急激に変化させ
た場合、制御対象となるスイッチング電源の出力電圧に
オーバーシュートを誘発し、負荷に悪影響を及ぼしてし
まう。

【０００４】そこで、本発明は、パルス幅の急激な変化
を抑えて制御対象となるスイッチング電源の出力電圧の
オーバーシュートによる負荷への影響を軽減できるパル
ス幅変調信号生成装置を提供することを目的とする。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項１に記載のパルス幅変調信号生成装
置は、パルス幅の最大値を設定するパルス幅最大値設定
手段を備え、該設定された最大値内のパルス幅を有する
パルス幅変調信号を生成するパルス幅変調信号生成装置
において、前記パルス幅の最大値を更新するパルス幅最
大値更新手段と、前記パルス幅の増加分を設定する増加
分設定手段と、該設定された増加分だけ前記パルス幅を
増加させるパルス幅増加手段とを備え、前記パルス幅の
増加が前記パルス幅の最大値で阻止されている状態で、
該パルス幅の最大値が更新された場合、前記パルス幅変
調信号を生成する都度前記パルス幅を該更新されたパル
ス幅の最大値に向けて増加させることを特徴とする。

【０００６】請求項２に記載のパルス幅変調信号生成装
置では、請求項１に係るパルス幅変調信号生成装置にお
いて前記パルス幅が前記更新されたパルス幅の最大値よ
り増加しようとする場合、前記パルス幅変調信号が生成
される度、前記パルス幅は前記増加分だけ増加しながら
該更新されたパルス幅の最大値に到達することを特徴と
する。

【０００７】請求項３に記載のパルス幅変調信号生成装
置は、クロック信号を計数するカウンタと、該カウンタ
と同一ビット長の単数または複数のレジスタと、該レジ
スタと前記カウンタの対応する各ビットを比較し、各ビ
ットの値が全て一致した時、一致信号を出力するコンパ
レータと、該コンパレータが一致信号を出力した場合、
パルス幅変調信号をＨレベルあるいはＬレベルに反転さ
せる出力反転手段と、Ｈレベルのパルス幅データをセッ
トするＨパルス幅データレジスタと、Ｌレベルのパルス
幅データをセットするＬパルス幅データレジスタと、Ｈ
レベルのパルス幅の最大値データをセットするＨパルス
幅最大値データレジスタと、Ｈレベルのパルス幅の増加
幅データをセットするＨパルス増加幅データレジスタ
と、Ｈレベルのパルス幅の減少幅データをセットするＨ
パルス減少幅データレジスタと、時分割で動作する加算
器を有し、前記出力反転手段の出力が反転する都度、該
加算器により、前記カウンタのカウント値に対して、前
記Ｈレベルのパルス幅データ、前記Ｌレベルのパルス幅
データ及び前記Ｈレベルのパルス幅の最大値データのう
ち選択された１つのデータを加算することにより所要の
データを算出し、前記レジスタに設定する設定手段とを
備え、前記パルス幅変調信号のＬレベルの期間内で、前
記加算器により前記Ｈレベルのパルス幅データと前記Ｈ
レベルのパルス幅の最大値データのうち選択された１つ
のデータに対して、前記増加幅データあるいは前記減少
幅データを加減算して新たなＨレベルのパルス幅データ
を算出する演算期間と、この後に、前記新たに算出され
たＨレベルのパルス幅データと前記最大値データとを比
較する演算期間とを有するパルス幅変調信号生成装置に
おいて、前記Ｈレベルのパルス幅データの増加が前記最
大値データで阻止されている状態で、該Ｈレベルのパル
ス幅の最大値データが更新された場合、前記パルス幅変
調信号を生成する都度前記パルス幅データを該更新され
たＨレベルのパルス幅の最大値データに向けて前記増加
幅データ分だけ増加させることを特徴とする。

【０００８】請求項４に記載のパルス幅変調信号生成装
置では、請求項３に係るパルス幅変調信号生成装置にお
いて前記Ｈパルス幅最大値データレジスタは、装置外部
からの制御信号にしたがって該装置外部から入力される
データをラッチする前段ラッチと、装置内部の制御信号
にしたがって前記前段ラッチの出力から入力されるデー
タをラッチする後段ラッチから成ることを特徴とする。

【０００９】

【発明の実施の形態】本発明のパルス幅変調信号生成装
置の実施の形態について説明する。図１、図２および図
３は実施の形態におけるパルス幅変調信号生成装置の構
成を示す回路図である。

【００１０】図において、１〜６は８ビットラッチ（レ
ジスタ）である。ラッチ１、２の出力端子はそれぞれ８
ビットラッチ（レジスタ）１００、１０１の入力端子に
接続されている。ラッチ１００、１０１およびラッチ３
〜６の出力端子はそれぞれクロックドバッファ１１〜１
６を通じてバス６５に接続されている。また、ラッチ１
００、１０１の出力信号はインバータ５５、５４により
それぞれ反転され、クロックドバッファ１７、１８を通
じてバス６４に供給されている。図４はインバータ５
４、５５の構成を示す図である。ラッチ７、８の出力端
子はそれぞれクロックドバッファ１９、２０を通じてバ
ス６４に接続されている。

【００１１】バスライン６４、６５はそれぞれ加算器
（アダー）６３の異なった組の入力端子に接続され、ア
ダー６３の出力端子はバス６６を介してラッチ３、４、
９、１０の入力端子に接続されている。

【００１２】ラッチ９、１０の出力端子はそれぞれバス
６７、６８およびクロックドバッファ２３、２４を介し
てバス６９に接続されると同時に、クロックドバッファ
２２、２１を通じてバス６４に接続されている。

【００１３】２６はＵＰフリーランカウンタであり、カ
ウント出力端子はバス７０を介してディジタルコンパレ
ータ２７の一方の組の入力端子に接続されている。２
９、３０は同期型Ｔフリップフロップ（ＴＦＦ）であ
り、トグル動作を行う。

【００１４】ＴＦＦ２９、３０のそれぞれのＱ出力端子
はそれぞれ信号線ＰＷＭ１・ＯＵＴ、ＰＷＭ２・ＯＵＴ
に接続されている。ＴＦＦ２９、３０のクロック入力端
子は信号線ＴＳＥＴバーに接続され、データ入力端子は
それぞれ２入力アンドゲート４１、４２の出力端子に接
続されている。２入力アンドゲート４１、４２の入力端
子の一方は、共にディジタルコンパレータ２７の出力端
子に接続されている。２入力アンドゲート４１、４２の
入力端子の他方は、それぞれ信号線ＳＵＭ１０、ＳＵＭ
２０に接続されている。

【００１５】３１、３２はＤラッチであり、データ入力
端子Ｄはアダー６３のキャリ出力端子に接続されてい
る。また、ラッチ信号入力端子は、それぞれ２入力アン
ドゲート３８、３９の出力端子に接続されている。２入
力アンドゲート３８、３９それぞれの一方の入力端子に
は、アダー６３のクロック入力端子に加わる信号線ＴＳ
ＥＴが接続されており、他方の入力端子にはそれぞれ信
号線ＰＭ１０ＦＳ、ＰＭ２ＯＦＳが接続されている。

【００１６】Ｄラッチ３１、３２のＱ出力端子はそれぞ
れ複合ゲート３５、３６の一方の入力端子およびインバ
ータ５６、５７の入力端子に接続されている。

【００１７】５１はアナログコンパレータであり、その
−端子入力には一端が接地された基準電源５２の出力端
子が接続され、＋入力端子には外部制御回路の制御情報
検出回路のＦＢＩＮ１信号が入力されている。また、ア
ナログコンパレータ５１の出力端子はＤＦＦ２８のデー
タ入力端子に接続され、Ｑバー出力端子は２入力アンド
ゲート３３の一方の入力端子に接続され、Ｑ出力端子は
２入力アンドゲート３４の一方の入力端子に接続されて
いる。また、２入力アンドゲート３３、３４の他方の入
力端子は共に信号線ＰＭ１ＯＮＳに接続されている。２
入力アンドゲート３３、３４の出力端子はそれぞれ２入
力オアゲート８１、８２の一方の入力端子に接続される
と共に、１Ｈ検知回路６１のＵＰ１、ＤＷ１信号入力端
子にそれぞれ接続されている。

【００１８】５１２はアナログコンパレータであり、コ
ンパレータ５１と同様にその−入力端子には一端が接地
された基準電源５２２の出力端子が接続され、＋入力端
子には外部制御回路の制御情報検出回路のＦＢＩＮ２信
号が入力されている。また、アナログコンパレータ５１
２の出力端子は、ＤＦＦ２８２のデータ入力端子に接続
され、ＤＦＦ２８２のＱバー出力端子が２入力アンドゲ
ート３３２の一方の入力端子に接続され、さらに、Ｑ出
力端子が２入力アンドゲート３４２の一方の入力端子に
接続されている。また、２入力アンドゲート３３２、３
４２の他方の入力端子は共に信号線ＰＭ２ＯＮＳに接続
されている。また、２入力アンドゲート３３２、３４２
の出力端子はそれぞれ２入力オアゲート８１、８２の一
方の入力端子に接続される共に、１Ｈ検知回路６２のＵ
Ｐ２、ＤＷ２信号入力端子にもそれぞれ接続されてい
る。

【００１９】２入力オアゲート８１、８２の出力端子
は、それぞれクロックドバッファ２０、１９の信号制御
端子に接続されている。複合ゲート３５のオア入力端子
は信号線ＣＨＧ１ＯＮ、ＰＭ１ＯＮＳに接続され、複合
ゲート３６のオア入力端子は信号線ＣＨＧ２ＯＮ、ＰＭ
２ＯＮＳに接続されており、これらの出力端子はそれぞ
れクロックドバッファ１１、１２のコントロール端子に
接続されている。

【００２０】また、ＰＷＭ１ラッチ９、ＰＷＭ２ラッチ
１０の制御信号入力端子はそれぞれ２入力アンドゲート
４０、３７の出力端子に接続されている。また、２入力
アンドゲート４０、３７の一方の入力端子には共に信号
線ＴＳＥＴが接続され、他方の入力端子にはそれぞれ信
号線ＣＨＧ１、ＣＨＧ２が接続されている。

【００２１】複合ゲート４７のオア入力端子には、信号
線ＣＨＧ１ＯＮ、ＣＨＧ２ＯＮが接続されている。複合
ゲート４７のオア入力端子には、信号線ＣＨＧ１ＯＮ、
ＰＭ１ＯＮＳが接続され、アンド入力端子はインバータ
５６の出力端子に接続されている。複合ゲート４８のオ
ア入力端子には、信号線ＣＨＧ２ＯＮ、ＰＭ２ＯＮＳが
接続され、アンド入力端子はインバータ５７の出力端子
に接続されている。４９、５０は２入力オアゲートであ
り、その一方の入力端子はそれぞれ２入力アンドゲート
４７、４８の出力端子に接続されている。他方の入力端
子はそれぞれ２入力アンドゲート４７、４８の出力端子
に接続されている。２入力オアゲート４９、５０の他方
の入力端子にはそれぞれ信号線ＰＭ１０ＦＳ、ＰＭ２Ｏ
ＦＳが接続されている。さらに、２入力オアゲート４
９、５０の出力端子はそれぞれクロックドバッファ１
３、１４のコントロール端子に接続されている。

【００２２】また、２入力アンドゲート４３、４４の一
方の入力端子には共に信号線ＴＳＥＴが接続されてい
る。他方の入力端子にはそれぞれ信号線ＰＭ１ＯＮＳ、
ＰＭ２ＯＮＳが接続されている。２入力アンドゲート４
３、４４の出力端子はそれぞれラッチ３、４のラッチ制
御端子に接続されている。

【００２３】２入力アンドゲート１０２の一方の入力端
子には信号線ＤＡＴＡＳＥＴ１が接続され、２入力アン
ドゲート１０３の一方の入力端子には信号線ＤＡＴＡＳ
ＥＴ２が接続されている。２入力アンドゲート１０２、
１０３の他方の入力端子には共に信号線ＴＳＥＴが接続
されている。さらに、２入力アンドゲート１０２の出力
端子はラッチ１００のラッチ制御端子に、２入力アンド
ゲート１０３の出力端子はラッチ１０１のラッチ制御端
子にそれぞれ接続されている。

【００２４】ラッチ１、２、５、６、７、８のラッチ制
御端子には、それぞれ信号線ＭＡＸＳＥＴ１、ＭＡＸＳ
ＥＴ２、ＣＰＵＳＥＴ１、ＣＰＵＳＥＴ２、ＤＷＳＥ
Ｔ、ＵＰＳＥＴが接続されている。

【００２５】また、クロックドバッファ１５、１６、１
７、１８、２１、２２、２３、２４のコントロール端子
にはそれぞれ信号線ＰＭ１ＯＦＯ、ＰＭ２ＯＦＯ、ＰＭ
２ＯＦＳ、ＰＭ１０ＦＳ、ＣＨＧ２、ＣＨＧ１、ＳＵＭ
１Ｏ、ＳＵＭ２Ｏが接続されている。

【００２６】５３は上記各信号線の信号を生成するタイ
ミング生成回路であり、５８、５９、６０はその構成要
素の一部である。９１は基本クロック入力端子であり、
２分周回路５９の入力端子とディレー回路６０の入力端
子に接続されている。ディレー回路６０の出力端子は信
号線ＴＳＥＴに接続される共に、インバータ５８の入力
端子に接続されている。２分周回路５９の出力端子は、
フリーランカウンタ２６のクロック入力端子に接続され
ている。インバータ５８の出力端子は信号線ＴＳＥＴバ
ーに接続されている。タイミング生成回路５３の入力端
子はＴＦＦ２９、３０のＱ出力端子に接続されている。
尚、ディレー回路６０は値０から基本クロックφの半周
期以下のディレー時間を生成する。

【００２７】また、６１、６２はディジタル値の１Ｈ検
知回路であり、それぞれの入力端子はラッチ３、４の出
力バスに接続されている。１Ｈ検知回路６１、６２の制
御信号入力端子には、ＤＥＦ２８、２８２の出力信号が
入力されている。また、１Ｈ検知回路６１、６２の出力
信号線はそれぞれラッチ３、４のリセット入力端子に接
続されている。

【００２８】上記構成を有するパルス幅変調信号生成装
置の動作について説明する。図５はデータの変化を示す
タイミングチャートである。図６は基本クロックに応じ
た各部の変化を示すタイミングチャートである。図７は
シーケンス処理を概略的に示すフローチャートである。

【００２９】動作開始前のイニシャル時、ラッチ３、４
の出力は１Ｈにリセットされ、他の全てのラッチは０Ｈ
にリセットされる。また、フリップフロップのＱ出力は
Ｌレベルに、Ｑバー出力はＨレベルにそれぞれリセット
され、ＵＰフリーランカウンタ２６はＦＦＨにリセット
される。

【００３０】各ラッチへのデータ設定は、ＣＰＵがアド
レス信号とストロボ信号によりつくられたデータセット
信号を信号線ＭＡＸＳＥＴ１、ＭＡＸＳＥＴ２、ＣＰＵ
ＳＥＴ１、ＣＰＵＳＥＴ２、ＤＷＳＥＴ、ＵＰＳＥＴに
加え、バス７５を通じてラッチ１、２、５、６、７、８
にそれぞれ所望のデータを設定することにより、行われ
る。ラッチ７、８には所定値、例えばラッチ８には１
Ｈ、ラッチ７にはＦＦＨが設定される。ＵＰフリーラン
カウンタ２６は、値０から値１ずつカウントアップし、
ＦＦＨになると、値０になるように動作する。

【００３１】パルス生成の基本原理は、リセット解除
後、パルス１（信号線ＰＷＭ１・ＯＵＴに生成するＰＷ
Ｍ信号）の場合、ラッチ９の値とＵＰフリーランカウン
タ２６の値とを一致するまで比較し（ステップＳ１）、
一致したとき、ＵＰフリーランカウンタ２６の値と生成
するパルスのオンデータとをアダー６３で加算し、その
加算結果をラッチ９にセットする（ステップＳ２）。

【００３２】再び、ラッチ９の値とＵＰフリーランカウ
ンタ２６の値とを一致するまで比較し（ステップＳ
３）、一致したとき、ＵＰフリーランカウンタ２６の値
と生成するパルスのオフデータとをアダー６３で加算
し、その加算結果をラッチ９にセットする（ステップＳ
４）。

【００３３】この後、オンデータに値１を加減算し（ス
テップＳ５）、その値とリミッタ値ＭＡＸとを比較し
（ステップＳ６）、オンデータがリミッタ値ＭＡＸを越
える場合、リミッタ値ＭＡＸをオンデータとして選択す
る（ステップＳ７）。再びステップＳ１のラッチ９の値
とＵＰフリーランカウンタ２６の値との一致比較動作に
戻り、上記シーケンスを繰り返す。一方、オンデータが
リミッタ値ＭＡＸ以下である場合、そのままステップＳ
１の処理に戻る。

【００３４】同様に、パルス２（信号線ＰＷＭ２・ＯＵ
Ｔに生成するＰＷＭ信号）の場合、ラッチ１０の値とＵ
Ｐフリーランカウンタ２６の値とを一致するまで比較し
（ステップＳ１）、一致したとき、ＵＰフリーランカウ
ンタ２６の値と生成するパルスのオンデータとをアダー
６３で加算し、その加算結果をラッチ１０にセットする
（ステップＳ２）。

【００３５】再び、ラッチ１０の値とＵＰフリーランカ
ウンタ２６との値を一致するまで比較し（ステップＳ
３）、一致したとき、ＵＰフリーランカウンタ２６の値
と生成するパルスのオフデータとをアダー６３で加算
し、その加算結果をラッチ１０にセットする（ステップ
Ｓ４）。

【００３６】この後、オンデータに値１を加減算し（ス
テップＳ５）、その値とリミッタ値ＭＡＸとを比較し
（ステップＳ６）、オンデータがリミッタ値ＭＡＸを越
える場合、リミッタ値ＭＡＸをオンデータとして選択す
る（ステップＳ７）。再び、ステップＳ１のラッチ１０
の値とＵＰフリーランカウンタ２６の値との一致比較動
作に戻り、上記シーケンスを繰り返す。一方、オンデー
タがリミッタ値ＭＡＸ以下である場合、そのままステッ
プＳ１の処理に戻る。

【００３７】タイミングについては、ラッチ９の値とＵ
Ｐフリーランカウンタ２６のカウント値とのディジタル
一致比較と同じタイミングで、ラッチ９のレジスタ値と
ラッチ３（オンデータ＞リミッタ値ＭＡＸの場合、ラッ
チ１００）のレジスタ値またはラッチ５のレジスタ値と
の和演算をアダー６３で実行し、その結果を再びラッチ
９にセットする設計になっている。

【００３８】同様に、ラッチ１０のレジスタ値とＵＰフ
リーランカウンタ２６のカウンタ値とのディジタル一致
比較と同じタイミングで、ラッチ１０のレジスタ値とラ
ッチ４（オンデータ＞リミッタ値ＭＡＸの場合、ラッチ
１０１）のレジスタ値またはラッチ６のレジスタ値との
和演算をアダー６３で実行し、その結果を再びラッチ１
０に設定する設計になっている。

【００３９】ただし、これらの和演算は、必ず信号線Ｐ
ＷＭ１・ＯＵＴ、ＰＷＭ２・ＯＵＴのＰＷＭ信号が反転
したすぐ次のタイミング、即ち、コンパレータの一致信
号の生じない図５に示すＣＨＧ１ＯＮ、ＣＨＧ２ＯＮ、
ＰＭ１ＯＦＯ、ＰＭ２ＯＦＯ信号のタイミングでのみ実
行される。

【００４０】これらの制御のために、クロックドバッフ
ァ１３、１４、１５、１６、２１、２２、２３、２４を
適宜、切り換え制御する必要があり、その基本的制御信
号を、それぞれＣＨＧ１ＯＮ、ＣＨＧ２ＯＮ、ＰＭ１Ｏ
ＦＯ、ＰＭ２ＯＦＯ、ＰＭ１ＯＮＳ、ＰＭ２ＯＮＳ、Ｐ
Ｍ１０ＦＳ、ＰＭ２ＯＦＳ、ＣＨＧ１、ＣＨＧ２、ＳＵ
Ｍ１Ｏ、ＳＵＭ２Ｏとして図６に示す。

【００４１】ＣＨＧ１、ＣＨＧ２信号は、それぞれ信号
線ＰＷＭ１・ＯＵＴ、ＰＷＭ２・ＯＵＴのＰＷＭ信号が
反転したすぐ次のＴＳＥＴ信号の１周期分のタイミング
をさし、ＣＨＧ１信号はＣＨＧ１ＯＮ信号とＰＭ１ＯＦ
Ｏ信号の論理和であり、ＣＨＧ２信号はＣＨＧ２ＯＮ信
号とＰＭ２ＯＦＯ信号の論理和である。

【００４２】アダー６３はＴＳＥＴ信号の立ち上がりの
タイミング毎にその入力端子に加わる信号の和の結果を
その出力にセットし、その値をバス６６に出力するよう
動作する。即ち、通常のアダーとＤＦＦとを１つのモジ
ュールにした構成となっている。

【００４３】さらに、ラッチ９にはＴＳＥＴ、ＣＨＧ１
信号の論理積信号が２入力アンドゲート４０を通じて与
えられている。また、クロックドバッファ２３、２４に
はそれぞれ制御信号ＳＵＭ１Ｏ、ＳＵＭ２Ｏが与えられ
ており、複雑な制御を時分割で動作可能にする。

【００４４】ディジタルコンパレータ２７の比較結果は
信号線７１に出力され、２入力アンドゲート４１、４２
の出力信号をタイミングＴＳＥＴバーでサンプリングし
てＴＦＦ２９、３０の入力Ｔに与え、その出力を反転さ
せることで、信号線ＰＷＭ１・ＯＵＴ、ＰＷＭ２・ＯＵ
Ｔに正しいＰＷＭ信号が出力される。

【００４５】尚、説明の都合上、全てのラッチ、カウン
タ、コンパレータ、アダーは８ビットで構成されている
が、適宜のビットサイズで実施可能である。また、図５
のタイミングチャートはＰＷＭ１ラッチ３、ＰＷＭ２ラ
ッチ４にそれぞれ３Ｈのデータがセットされている場合
を示している。

【００４６】（ａ）つぎに、ＰＷＭ信号パルスのオン幅
の制御について説明する。この制御は、ディジタルコン
パレータ２７の一致が生じない、つまりＰＷＭ信号がオ
フ（Ｌ）のタイミング中、ＰＭ１ＯＮＳ、ＰＭ２ＯＮＳ
信号を使用してアダー６３で演算することにより行われ
る。

【００４７】信号線ＰＷＭ１・ＯＵＴのＰＷＭ信号のオ
ン幅の制御は、アナログコンパレータ５１の比較基準電
圧Ｖｒｅｆ１の値に対する外部フィードバック信号ＦＢ
ＩＮ１値が、Ｖｒｅｆ１＜ＦＢＩＮ１の時、信号線ＰＷ
Ｍ１・ＯＵＴのＰＷＭ信号のオン幅を小さくし、ＦＢＩ
Ｎ１値を小さくするようにし、Ｖｒｅｆ１＞ＦＢＩＮ１
の時、信号線ＰＷＭ１・ＯＵＴのＰＷＭ信号のオン幅を
大きくし、ＦＢＩＮ１値を大きくするようにフィードバ
ック制御を行う。

【００４８】尚、アナログコンパレータ５１の出力値は
ＤＦＦ２８でＣＭＰ・ＣＬＫ１信号（ＰＭ１０ＦＳ信号
で代用可能）に同期してサンプリングされ、その出力が
Ｈレベルの時にＤＦＦ２８のＱ出力がＨレベルとなり、
Ｌレベルの時にＱ出力がＬレベルとなる。

【００４９】そして、ＤＦＦ２８のＱ出力がＨレベルの
時、ゲート３３、３４、８１、８２により、ＰＭ１ＯＮ
Ｓ信号がＨレベルになるタイミングでクロックドバッフ
ァ１９が選択されてスルーとなり、クロックドバッファ
２０がハイインピーダンス状態となり、逆にＤＦＦ２８
のＱ出力がＬレベルの時、ゲート３３、３４、８１、８
２により、ＰＭ１ＯＮＳ信号がＨレベルになるタイミン
グでクロックドバッファ２０が選択されてスルーとな
り、クロックドバッファ１９がハイインピーダンス状態
となる。

【００５０】即ち、オン幅を増やす時には、ラッチ８の
０１Ｈが書かれたレジスタ値とラッチ３の値との和をと
り、その値を再びラッチ３に書き込み、ラッチ３の値を
値１増やすように制御する。

【００５１】また、オン幅を減らす時には、ラッチ７の
ＦＦＨが書かれたレジスタ値とラッチ３との和をとり、
その値を再びラッチ３に書き込み、ラッチ３の値を値１
減らすように制御する。

【００５２】同様に、信号線ＰＷＭ２・ＯＵＴのＰＷＭ
信号のオン幅の制御は、アナログコンパレータ５１２の
比較基準電圧Ｖｒｅｆ２の値に対する外部フィールドバ
ック信号ＦＢＩＮ２値がＶｒｅｆ２＜ＦＢＩＮ２の時、
信号線ＰＷＭ２・ＯＵＴのＰＷＭ信号のオン幅を小さく
し、ＦＢＩＮ２値を小さくするようにし、Ｖｒｅｆ２＞
ＦＢＩＮ２の時、信号線ＰＷＭ２・ＯＵＴのＰＷＭ信号
のオン幅を大きくし、ＦＢＩＮ２値を大きくするように
フィードバック制御を行う。

【００５３】尚、アナログコンパレータ５１２の出力値
は、ＤＦＦ２８２にＣＰＭ・ＣＬＫ２信号（ＰＭ２ＯＦ
Ｓ信号で代用可能）に同期してサンプリングされ、その
出力がＨレベルの時にＤＦＦ２８２のＱ出力がＨレベル
となり、Ｌレベルの時にＱ出力がＬレベルになる。

【００５４】そして、ＤＦＦ２８２のＱ出力がＬレベル
の時、ゲート３３、３４、８１、８２により、ＰＭ１Ｏ
ＮＳ信号がＨレベルになるタイミングでクロックドバッ
ファ２０が選択されてスルーとなり、クロックドバッフ
ァ１９がハイインピーダンス状態となる。即ち、オン幅
を増やす時、ラッチ８の０１Ｈが書かれたレジスタ値と
ラッチ４の値との和をとり、その値を再びラッチ４に書
き込み、ラッチ４の値を値１増やすように制御する。

【００５５】また、オン幅を減らす時、ラッチ７のＦＦ
Ｈが書かれたレジスタ値とラッチ４との和をとり、その
値を再びラッチ４に書き込み、ラッチ４の値を値１減ら
すように制御する。

【００５６】上記制御を行うためのタイミングについて
示す。信号線ＰＷＭ１・ＯＵＴのＰＷＭ信号のオン幅の
制御データが入っているラッチ３には、ＰＭ１ＯＮＳ信
号とＴＳＥＴ信号が２入力アンドゲート４３を通じて与
えられる。また、バッファ１３にはオアゲート４９を通
じてＰＭ１ＯＮＳ信号が与えられる。

【００５７】同様に、信号線ＰＷＮ２・ＯＵＴのＰＷＭ
信号のオン幅の制御データの入っているラッチ４には、
ＰＭ２ＯＮＳ信号とＴＳＥＴ信号が２入力アンドゲート
４４を通じて与えられ、バッファ１４にはオアゲート５
０を通じてＰＭ１ＯＮＳ信号が与えられる。

【００５８】尚、ＣＭＰ・ＣＬＫ１信号はＰＭ１ＯＮＳ
信号に同期したサンプリング信号でよく、同様にＣＭＰ
・ＣＬＫ２信号はＰＭ２ＯＮＳ信号に同期したサンプリ
ング信号でよい。

【００５９】６１、６２はそれぞれＰＷＭ１、ＰＷＭ２
信号のための最小オン幅検知回路であり、本実施の形態
では、オン幅の１Ｈを検知してその幅以下にならないよ
うにする回路であり、それぞれラッチ３、４の“１”値
を検知し、かつＤＷ１、ＤＷ２信号が値１であり、ＵＰ
１、ＵＰ２信号が値０の時、ラッチ３、４のレジスタを
常に値１にセットするように動作し、それぞれＤＷ１、
ＤＷ２信号が値１から値０になり、ＵＰ１、ＵＰ２信号
が値０から値１になると、ラッチ３、４の値１のセット
を解除するように動作する。

【００６０】（ｂ）つぎに、パルスの最大値（最大オン
幅）リミッタの制御について説明する。この制御もコン
パレータ２７の一致が生じない、ＰＷＭ信号がオフ
（Ｌ）のタイミングを行われており、具体的にはＰＭ１
ＯＦＳ、ＰＭ２ＯＦＳ信号を使用してアダー６３により
演算する。

【００６１】信号線ＰＷＭ１・ＯＵＴのＰＷＭ信号の場
合、ＰＭ１０ＦＳ信号のタイミングで、ラッチ３のレジ
スタ値とラッチ１００のレジスタ値（ラッチ１より後述
するＤＡＴＡＳＥＴ１信号のタイミングでラッチ）の反
転値とがアダー６３で加算され、その結果にキャリがあ
れば、Ｄラッチ３１にＨレベルがセットされ、なければ
Ｌレベルがセットされる。

【００６２】尚、そのラッチのタイミングでは、ＰＭ１
０ＦＳ信号とＴＳＥＴ信号がアンドゲート３８を通じて
ラッチ３１に与えられる。一旦、Ｄラッチ３１のＱ出力
がＨレベルになると、複合ゲート３５のアンドの一方の
入力がＨレベルに、複合ゲート４７のアンドの一方の入
力がＬレベルになり、次のＣＨＧ１ＯＮ信号およびＰＭ
１ＯＮＳ信号が入力された時、ラッチ３のレジスタ値の
代わりに、ラッチ１００のレジスタ値がバス６５に出力
される。Ｄラッチ３１のＱ出力がＬレベルの時、複合ゲ
ート４７のアンドの一方の入力がＨレベルとなり、複合
ゲート３５のアンドの一方の入力がＬレベルとなり、次
のＣＨＧ１ＯＮ信号およびＰＭ１ＯＮＳ信号が入力され
た時、ラッチ３のレジスタ値がそのままバス６５に出力
される。

【００６３】信号線ＰＷＭ２・ＯＵＴのＰＷＭ信号の場
合、ＰＭ２ＯＦＳ信号のタイミングで、ラッチ４のレジ
スタ値とラッチ１０１のレジスタ値（ラッチ２より後述
するＤＡＴＡＳＥＴ２信号のタイミングでラッチ）の反
転値とがアダー６３で加算され、その結果にキャリがあ
れば、Ｄラッチ３２にＨレベルがセットされ、なければ
Ｌレベルがセットされる。

【００６４】尚、そのラッチのタイミングでは、ＰＭ２
ＯＦＳ信号とＴＳＥＴ信号がアンドゲート３９を通じて
ラッチ３２に与えられる。一旦、Ｄラッチ３２のＱ出力
がＨレベルになると、複合ゲート３６のアンドの一方の
入力がＨレベルに、複合ゲート４８のアンドの一方の入
力がＬレベルになり、次のＣＨＧ２ＯＮ信号およびＰＭ
２ＯＮＳ信号が入力された時、ラッチ４のレジスタ値の
代わりに、ラッチ２のレジスタ値がバス６５に出力され
る。

【００６５】Ｄラッチ３２のＱ出力がＬレベルの時、複
合ゲート４７のアンドの一方の入力がＨレベルとなり、
複合ゲート３５のアンドの一方の入力がＬレベルとな
り、次のＣＨＧ２ＯＮ信号およびＰＭ２ＯＮＳ信号が入
力された時、ラッチ１０１のレジスタ値がそのままバス
６５に出力される。

【００６６】このようにして、ラッチ１００、１０１に
セットされている最大値以下のＰＷＭ信号のオン幅が常
に制御される。即ち、オン幅が最大幅データより大きく
なると、前述の和演算の結果にキャリが生じることを利
用し、この情報をラッチしてＰＷＭ信号のオン幅を制御
する。

【００６７】また、信号線ＰＷＭ１・ＯＵＴ、ＰＷＭ２
・ＯＵＴのＰＷＭ信号のオン幅がリミッタ値ＭＡＸで制
限されている状態でのＰＭ１ＯＮＳ信号、ＰＭ２ＯＮＳ
信号によるオン幅増減動作に対しても、リミッタ値ＭＡ
Ｘが選択されるので、アナログコンパレータ５１、５１
２がオン幅増加方向の比較結果を出力し続けてリミッタ
（ＭＡＸ）状態が継続した後、逆にオン幅減少方向の比
較結果を出力されても直ちにリミッタ値ＭＡＸから１Ｈ
減算したデータによるオン幅が出力され、良好なオン幅
増減動作が遂行される。

【００６８】最後に、本実施形態のリミッタ値ＭＡＸの
更新動作を、図５のタイミングチャートを参照して説明
する。信号線ＰＷＭ１・ＯＵＴと信号線ＰＷＭ２・ＯＵ
Ｔでは、同様の動作となるので、信号線ＰＷＭ１・ＯＵ
ＴのＰＷＭ信号に関する動作についてだけ説明する。
尚、信号線ＤＡＴＡＳＥＴ１に出力されるラッチ信号
は、タイミング生成回路５３において他の制御信号と同
様にディジタル微分のプロセスを経て、ＰＭ１ＯＮＳ信
号の立ち下がりと同時に立ち上がり、ＰＭ１０ＦＳ信号
の立ち上がりと同時に立ち下がるように生成される。

【００６９】システムリセット時、ラッチ１にリミッタ
値ＭＡＸとしてデータａが信号線ＭＡＸＳＥＴ１のラッ
チ信号によってラッチされているとし、また、フィード
バック情報はＰＷＭ信号のオン幅が増加される情報にな
っているものとする。

【００７０】そして、リセット解除後、オン幅データが
フィードバック制御の加算によりデータａを越え、オン
幅がリミッタ（ＭＡＸ）状態となり、タイミングｔ１で
信号線ＭＡＸＳＥＴ１にラッチ信号が発生し、その時、
既にバス７５にデータａよりも大きいデータｂが出力さ
れているとすると、ラッチ１にはタイミングｔ１からデ
ータｂが設定される。

【００７１】また、ラッチ１００には、既に信号線ＤＡ
ＴＡＳＥＴ１に発生する最初のラッチ信号によってデー
タａが設定されている。この状態でラッチ１００には、
信号線ＤＡＴＡＳＥＴ１と信号線ＴＳＥＴとの論理積に
よってラッチ信号が立ち上がるタイミングｔ３までデー
タａを保持する。

【００７２】したがって、タイミングｔ２の信号ＰＭ１
ＯＮＳの立ち上がり時、バス６５にクロックドバッファ
１１を経てデータａが出力され、フィードバック制御に
よる加算が開始され、オン幅Ａ１に相当するデータａに
０１Ｈを加えたデータがラッチ３に設定される。

【００７３】この値はタイミングｔ３でラッチ１００に
設定されるデータｂを越えることはないので、ＰＭ１０
ＦＳ信号での演算中、タイミングｔ４でＤラッチ３１の
Ｑ出力はＬレベルになり、次に出力されるオン幅Ａ２は
ラッチ３の設定データに基づいて、オン幅Ａ１より増加
幅データ分だけ大きなオン幅になる。

【００７４】そして、その後もオン幅を増加させるフィ
ードバック情報によって、ＰＷＭ信号のオン幅はその出
力の都度、増加幅データに相当する増加を繰り返し、デ
ータｂに相当するオン幅に到達する。

【００７５】尚、上記動作のタイミング信号を生成する
タイミング生成回路５３では、端子９１に基本クロック
が与えられ、２分周器５９で分周された信号線はＵＰフ
リーランカウンタ２６のクロック入力端子に接続されて
いる。また、基本クロックをディレー素子６０で遅延し
た信号がＴＳＥＴ信号として出力され、さらに、それを
インバータ５８で反転した信号がＴＳＥＴバー信号とし
て出力される。その他のタイミング信号はこれらの信号
と信号線ＰＷＭ１・ＯＵＴ、ＰＷＭ２・ＯＵＴのＰＷＭ
信号を用いてタイミング生成回路５３内でディジタル微
分の手法により生成される。

【００７６】

【発明の効果】本発明のパルス幅変調信号生成装置によ
れば、パルス幅最大値設定手段により設定された最大値
内のパルス幅を有するパルス幅変調信号を生成する際、
前記パルス幅の増加が前記パルス幅最大値で阻止されて
いる状態で、該パルス幅の最大値がパルス幅最大値更新
手段により更新された場合、前記パルス幅変調信号を生
成する都度、パルス幅増加手段により該更新されたパル
ス幅の最大値に向けて増加分設定手段により設定された
前記パルス幅の増加分だけ前記パルス幅を増加させるの
で、パルス幅の急激な変化を抑えて制御対象となるスイ
ッチング電源の出力電圧のオーバーシュートによる負荷
への影響を軽減できる。

【図面の簡単な説明】

【図１】実施の形態におけるパルス幅変調信号生成装置
の構成を示す回路図である。

【図２】図１につづく実施の形態におけるパルス幅変調
信号生成装置の構成を示す回路図である。

【図３】図１および図２につづく実施の形態におけるパ
ルス幅変調信号生成装置の構成を示す回路図である。

【図４】インバータ５４、５５の構成を示す図である。

【図５】データの変化を示すタイミングチャートであ
る。

【図６】基本クロックに応じた各部の変化を示すタイミ
ングチャートである。

【図７】シーケンス処理を概略的に示すフローチャート
である。

【符号の説明】

１〜１０、１００、１０１ ラッチ ２６ ＵＰフリーランカウンタ ２７ ディジタルコンパレータ ２９、３０ ＴＦＦ ５１、５１２ アナログコンパレータ ６３ アダー

Claims (4)

【特許請求の範囲】
1. 【請求項１】 パルス幅の最大値を設定するパルス幅最
   大値設定手段を備え、 該設定された最大値内のパルス幅を有するパルス幅変調
   信号を生成するパルス幅変調信号生成装置において、 前記パルス幅の最大値を更新するパルス幅最大値更新手
   段と、 前記パルス幅の増加分を設定する増加分設定手段と、 該設定された増加分だけ前記パルス幅を増加させるパル
   ス幅増加手段とを備え、 前記パルス幅の増加が前記パルス幅の最大値で阻止され
   ている状態で、該パルス幅の最大値が更新された場合、
   前記パルス幅変調信号を生成する都度前記パルス幅を該
   更新されたパルス幅の最大値に向けて増加させることを
   特徴とするパルス幅変調信号生成装置。
2. 【請求項２】 前記パルス幅が前記更新されたパルス幅
   の最大値より増加しようとする場合、前記パルス幅変調
   信号が生成される度、前記パルス幅は前記増加分だけ増
   加しながら該更新されたパルス幅の最大値に到達するこ
   とを特徴とする請求項１記載のパルス幅変調信号生成装
   置。
3. 【請求項３】 クロック信号を計数するカウンタと、 該カウンタと同一ビット長の単数または複数のレジスタ
   と、 該レジスタと前記カウンタの対応する各ビットを比較
   し、各ビットの値が全て一致した時、一致信号を出力す
   るコンパレータと、 該コンパレータが一致信号を出力した場合、パルス幅変
   調信号をＨレベルあるいはＬレベルに反転させる出力反
   転手段と、 Ｈレベルのパルス幅データをセットするＨパルス幅デー
   タレジスタと、 Ｌレベルのパルス幅データをセットするＬパルス幅デー
   タレジスタと、 Ｈレベルのパルス幅の最大値データをセットするＨパル
   ス幅最大値データレジスタと、 Ｈレベルのパルス幅の増加幅データをセットするＨパル
   ス増加幅データレジスタと、 Ｈレベルのパルス幅の減少幅データをセットするＨパル
   ス減少幅データレジスタと、 時分割で動作する加算器を有し、前記出力反転手段の出
   力が反転する都度、該加算器により、前記カウンタのカ
   ウント値に対して、前記Ｈレベルのパルス幅データ、前
   記Ｌレベルのパルス幅データ及び前記Ｈレベルのパルス
   幅の最大値データのうち選択された１つのデータを加算
   することにより所要のデータを算出し、前記レジスタに
   設定する設定手段とを備え、 前記パルス幅変調信号のＬレベルの期間内で、前記加算
   器により前記Ｈレベルのパルス幅データと前記Ｈレベル
   のパルス幅の最大値データのうち選択された１つのデー
   タに対して、前記増加幅データあるいは前記減少幅デー
   タを加減算して新たなＨレベルのパルス幅データを算出
   する演算期間と、 この後に、前記新たに算出されたＨレベルのパルス幅デ
   ータと前記最大値データとを比較する演算期間とを有す
   るパルス幅変調信号生成装置において、 前記Ｈレベルのパルス幅データの増加が前記最大値デー
   タで阻止されている状態で、該Ｈレベルのパルス幅の最
   大値データが更新された場合、前記パルス幅変調信号を
   生成する都度前記パルス幅データを該更新されたＨレベ
   ルのパルス幅の最大値データに向けて前記増加幅データ
   分だけ増加させることを特徴とするパルス幅変調信号生
   成装置。
4. 【請求項４】 前記Ｈパルス幅最大値データレジスタ
   は、装置外部からの制御信号にしたがって該装置外部か
   ら入力されるデータをラッチする前段ラッチと、装置内
   部の制御信号にしたがって前記前段ラッチの出力から入
   力されるデータをラッチする後段ラッチから成ることを
   特徴とする請求項３記載のパルス幅変調信号生成装置。