JPH0970176A

JPH0970176A - 電源制御装置

Info

Publication number: JPH0970176A
Application number: JP7242379A
Authority: JP
Inventors: Masaaki Moriya; 正明森谷
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-08-29
Filing date: 1995-08-29
Publication date: 1997-03-11

Abstract

(57)【要約】【課題】急激な負荷変動に対してスイッチング電源を
応答性よく制御できるようにＰＷＭ信号のオン幅を制御
できる電源制御装置を提供する。【解決手段】第１の所定時間幅より長い第２の所定の
時間幅だけオン幅を増加させるデータを設定するラッチ
１００と、前記第１の所定時間幅より長い第２の所定の
時間幅だけオン幅を減少させるデータを設定するラッチ
９９と、オフ幅に対するスレショルド時間を設定するラ
ッチ９０と、オフ幅とスレショルド時間との関係の推移
に応じてＰＷＭ信号のオン幅を制御する増減幅を選択す
るデータ選択手段とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子写真式複写機
の電源装置等を制御する電源制御装置に関する。

【０００２】

【従来の技術】図７、８及び図９は従来の電源制御装置
の構成を示すブロック図である。同図において、１，
２，３，４，５，６は８ビットのラッチ（レジスタ）
で、その出力端子は、それぞれクロックドバッファ
（Ｂ．Ｆ）１１，１２，１３，１４，１５，１６を通じ
てバス６５に接続されている。また、ラッチ１，２の出
力は、インバータ５４，５５によりそれぞれの信号が反
転され、バス６４に供給されている。インバータ５４，
５５は、それぞれラッチ２，１の全てのビットの内容を
反転して、それぞれクロックドバッファ１７，１８を通
じてバス６４上に出力する。７，８はラッチで、その出
力端子は、それぞれクロックドバッファ（Ｂ．Ｆ）１
９，２０を通じてバス６４に接続されている。ラッチ１
〜８の入力端子は、それぞれバス７５に接続されてい
る。

【０００３】バス６４，６５は、それぞれアダー（加算
器）６３の異なった組の入力端子に接続され、このアダ
ー６３の出力端子は、バス６６を介してラッチ９，１０
の入力端子及びクロックドバッファ（Ｂ．Ｆ）７４を通
じてバス７５に接続されている。このバス７５は、クロ
ックドバッファ（Ｂ．Ｆ）２５を通じてＣＰＵ（中央演
算処理装置）バス７３に接続されている。ラッチ９，１
０の出力端子は、それぞれバス６７，６８を介してクロ
ックドバッファ（Ｂ．Ｆ）２３，２４を通じてバス６９
に接続されていると共に、クロックドバッファ（Ｂ．
Ｆ）２２，２１を通じてバス６４に接続されている。

【０００４】２６はＵＰフリーランカウンタで、そのカ
ウント出力端子はバス７０を介してデジタルコンパレー
タ２７の一方の組の入力端子に接続されている。このデ
ジタルコンパレータ２７の他方の組の入力端子は、バス
６９に接続されている。２９，３０は同期型Ｔフリップ
フロップ（以下、ＴＦＦと記述する）で、トグル動作す
る。ＴＦＦ２９，３０のそれぞれのＱ出力端子は、それ
ぞれＰＷＭ１・ＯＵＴ，ＰＷＭ２・ＯＵＴに接続されて
いる。また、ＴＦＦ２９，３０のそれぞれのクロック信
号入力端子はＴＳＥＴバー信号線に接続され、データ入
力端子は、それぞれ２入力アンドゲート４１，４２の出
力端子に接続されている。これら２入力アンドゲート４
１，４２の入力端子の１つは、共にデジタルコンパレー
タ２７の出力端子に信号線７１を介して接続されてい
る。２入力アンドゲート４１，４２の残りの入力端子
は、ＳＵＭ１０，ＳＵＭ２０信号線に接続されている。

【０００５】３１，３２はＤラッチで、そのデータ入力
端子Ｄは、アダー６３のキャリー出力端子に接続されて
いる。また、Ｄラッチ３１，３２のラッチ信号入力端子
は、それぞれ２入力アンドゲート３８，３９の出力端子
に接続されている。２入力アンドゲート３８，３９のそ
れぞれの一方の入力端子には、アダー６３のクロック信
号入力端子に加わるＴＳＥＴ信号の信号線が接続され、
他方の入力端子には、それぞれＰＭ１ＯＦＳ、ＰＭ２Ｏ
ＦＳの信号線が接続されている。Ｄラッチ３１，３２の
Ｑ出力端子は、それぞれ２入力アンドゲート３５，３６
の一方の入力端子及びインバータ５６，５７の入力端子
に接続されている。

【０００６】５１はアナログコンパレータで、その
（−）入力端子に、一端が接地された基準電源５２の出
力端子が接続され、（＋）入力端子に、外部制御回路の
制御情報検出回路の信号ＦＢＩＮ１が入力されている。
また、アナログコンパレータ５１の出力端子は、ＤＦＦ
２８のデータ入力端子に接続され、Ｑバー出力端子が２
入力アンドゲート３３の一方の入力端子に接続されて、
Ｑ出力端子が２入力アンドゲート３４の一方の入力端子
に接続されている。また、２入力アンドゲート３３，３
４の他方の入力端子は、共にＰＭ１ＯＮＳ信号線に接続
されている。２入力アンドゲート３３，３４の出力端子
は、それぞれ２入力オアゲート８１，８２の一方の入力
端子に接続されていると共に、１Ｈ検知回路６１のＵＰ
１，ＤＷ１信号入力端子に接続されている。

【０００７】５１−２はアナログコンパレータで、コン
パレータ５１と同様に、その（−）入力端子に、一端が
接地された基準電源５２−２の出力端子が接続され、
（＋）入力端子に、図示しない外部制御回路における制
御情報検出回路の信号ＦＢＩＮ２が入力されている。ま
た、アナログコンパレータ５１−２の出力端子は、ＤＦ
Ｆ２８−２のデータ入力端子に接続され、このＤＦＦ２
８−２のＱバー出力端子が２入力アンドゲート３３−２
の一方の入力端子に接続され、Ｑ出力端子が２入力アン
ドゲート３４−２の一方の入力端子に接続されている。
また、２入力アンドゲート３３−２，３４−２の他方の
入力端子は、共にＰＭ２ＯＮＳ信号線に接続されてい
る。

【０００８】また、２入力アンドゲート３３−２，３４
−２の出力端子は、それぞれ２入力オアゲート８１，８
２の一方の入力端子に接続されていると共に、１Ｈ検知
回路６２のＵＰ２，ＤＷ２信号入力端子に接続されてい
る。２入力オアゲート８１，８２の出力端子は、それぞ
れクロックドバッファ２０，１９の制御信号入力端子に
接続されている。２入力アンドゲート３５，３６の一方
の入力端子は、それぞれＣＨＧ１ＯＮ，ＣＨＧ２ＯＮの
信号線に接続され、出力端子は、それぞれクロックドバ
ッファ１１，１２のコントロール信号入力端子に接続さ
れている。ＰＷＭ１，ＰＷＭ２ラッチ９，１０の制御信
号入力端子は、それぞれ２入力アンドゲート４０，３７
の出力端子に接続されている。また、２入力アンドゲー
ト４０，３７の一方の入力端子は、共にＴＳＥＴ信号線
に接続され、他方の入力端子は、それぞれＣＨＧ１Ｏ
Ｎ，ＣＨＧ２ＯＮの信号線に接続されている。

【０００９】４７，４８は２入力アンドゲートで、その
一方の入力端子は、それぞれＣＨＧ１ＯＮ，ＣＨＧ２Ｏ
Ｎの信号線に接続され、他方の入力端子は、それぞれイ
ンバータ５６，５７の出力端子に接続されている。４
９，５０は３入力オアゲートで、その（−）入力端子
は、それぞれ２入力アンドゲート４７，４８の出力端子
に接続され、他の２本の入力端子は、それぞれ３入力オ
アゲート４９のＰＭ１ＯＦＳ，ＰＭ１ＯＮＳの信号線に
接続されている。また、３入力オアゲート５０はＰＭ２
ＯＦＳ，ＰＭ２ＯＮＳの信号線に接続されている。そし
て、３入力オアゲート４９，５０の出力端子は、それぞ
れクロックドバッファ１３，１４のコントロール信号入
力端子に接続されている。

【００１０】２入力アンドゲート４３，４４の一方の入
力端子は、共にＴＳＥＴ信号線に接続され、他方の入力
端子は、ＰＭ１ＯＮＳ，ＰＭ１ＯＮＳの信号線に接続さ
れている。また、２入力アンドゲート４３，４４の出力
端子は、それぞれ２入力オアゲート４５，４６の一方の
入力端子に接続されている。また、２入力オアゲート４
５，４６の他方の入力端子は、それぞれ０Ｎ１ＳＥＴ，
ＯＮ２ＳＥＴ信号線に接続されている。また、２入力オ
アゲート４５，４６の出力端子は、それぞれラッチ３，
４のラッチ入力端子に接続されている。ラッチ１，２，
５，６の制御信号入力端子は、それぞれＭＡＸＳＥＴ
１，ＭＡＸＳＥＴ２，ＣＰＵＳＥＴ１，ＣＰＵＳＥＴ２
の信号線に接続されている。

【００１１】クロックドバッファ１５，１６，１７，１
８，２１，２２，２３，２４のコントロール信号入力端
子は、それぞれＰＭ１ＯＦ０，ＰＭ２ＯＦ０，ＰＭ１Ｏ
ＦＳ，ＰＭ２ＯＦＳ，ＣＨＧ２，ＣＨＧ１，ＳＵＭ１
Ｏ，ＳＵＭ２Ｏの信号線に接続されている。クロックド
バッファ２５，７４のコントロール信号入力端子は、そ
れぞれＤラッチ８０のＱ出力端子、Ｑバー出力端子に接
続されている。Ｄラッチ８０はＣＰＵのフラグであり、
そのラッチ入力端子にアドレス信号が入力され、データ
入力端子にフラグへのセットデータがＣＰＵからセット
できるように信号線が接続されている。

【００１２】５３は前述の各信号線の信号を生成するタ
イミング回路で、インバータ５８，２分周回路５９，デ
ィレー回路６０からなる。８５はタイミング回路５３の
基本クロック信号入力端子で、２分周回路５９の入力端
子とディレー回路６０の入力端子にそれぞれ接続されて
いる。ディレー回路６０の出力端子は、ＴＳＥＴ信号線
に接続されていると共に、インバータ５８の入力端子に
接続されている。２分周回路５９の出力端子は、ＵＰフ
リーランカウンタ２６のクロック信号入力端子に接続さ
れている。また、インバータ５８の出力端子は、ＴＳＥ
Ｔバー信号線に接続されている。また、タイミング回路
５３はＤＦＦ２９，３０のＱ出力信号の入力端子を持っ
ている。なお、ディレー回路６０が生成可能なディレー
時間は、０からφの半周期以下の時間とする。

【００１３】６１，６２はデジタル値の１Ｈ検知回路
で、その入力端子は、それぞれラッチ３，４の出力バス
に接続されている。また、１Ｈ検知回路６１，６２の制
御信号入力端子には、共に前述のようにＤＦＦ２８，２
８−２の出力信号が入力される。また、１Ｈ検知回路６
１，６２の出力信号線が、それぞれラッチ３，４のリセ
ット信号入力端子に接続されている。なお、インバータ
５４，５５は、図１０に示すように構成されている。

【００１４】次に上記構成の電源制御装置の動作を、図
７〜図９と共に、図１１及び図１３を参照して説明す
る。図１１は図７〜図９に示す電源制御装置の基本タイ
ミングを示す図、図１２は同電源制御装置の動作制御手
順を示すフローチャートである。

【００１５】なお、図７〜図９には記載していないが、
その動作スタート時には、全てのラッチ、フリップフロ
ップ及びカウンタは、０Ｈ（１６進数の零）にリセット
されているものとする。

【００１６】ＵＰフリーランカウンタ２６は、０から１
ずつカウントアップし、ＦＦＨになると０になるように
動作する。パルス生成の基本原理は、リセット解除後、
パルス１（ＰＷＭ１・ＯＵＴに生成するＰＷＭ信号）の
場合には、ＰＷＭ１ラッチ９のデータとＵＰフリーラン
カウンタ２６の値を比較して（ステップＳ７０１）、そ
の一致したときのＵＰフリーランカウンタ２６の値と、
生成するパルスのオンデータを、アダー６３で加算し、
その結果をＰＷＭ１ラッチ９にセットし、再びＰＷＭ１
ラッチ９の値とＵＰフリーランカウンタ２６の値を比較
し（ステップＳ７０２，Ｓ７０３）、一致したときのＵ
Ｐフリーランカウンタ２６の値と、生成するパルスのオ
フデータをアダー６３で加算し、その加算結果をＰＷＭ
１ラッチ９にセットする（ステップＳ７０４）。この
後、オンデータに１を加え又は引いた（ステップＳ７０
５）値とＭＡＸリミッタ値とを比較し（ステップＳ７０
６）、オンデータがＭＡＸリミッタ値を越える場合はＭ
ＡＸリミッタ値をオンデータとして選択する（ステップ
Ｓ７０７）。この後、再び、ステップＳ７０１のＰＷＭ
１ラッチ９の値とＵＰフリーランカウンタ２６の値との
一致比較動作に戻り、以上のシーケンスを繰り返す。

【００１７】同様に、パルス２（ＰＷＭ２・ＯＵＴに生
成するＰＷＭ信号）の場合には、ＰＷＭ２ラッチ１０の
データとＵＰフリーランカウンタ２６の値を比較して
（ステップＳ７０１）、その一致したときのＵＰフリー
ランカウンタ２６の値と、生成するパルスのオンデータ
を、アダー６３で加算し、その結果をＰＷＭ２ラッチ１
０にセットし、再びＰＷＭ２ラッチ１０の値とＵＰフリ
ーランカウンタ２６の値を比較し（ステップＳ７０２，
Ｓ７０３）、一致したときのＵＰフリーランカウンタ２
６の値と、生成するパルスのオフデータをアダー６３で
加算し、その加算結果をＰＷＭ２ラッチ１０にセットす
る（ステップＳ７０４）。この後、オンデータに１を加
え又は引いた（ステップＳ７０５）値とＭＡＸリミッタ
値とを比較し（ステップＳ７０６）、オンデータがＭＡ
Ｘリミッタ値を越える場合はＭＡＸリミッタ値をオンデ
ータとして選択する（ステップＳ７０７）。この後、再
びステップＳ７０１のＰＷＭ２ラッチ１０の値とＵＰフ
リーランカウンタ２６の値との一致比較動作に戻り、以
上のシーケンスを繰り返す。

【００１８】タイミング的にはＰＷＭ１ラッチ９とＵＰ
フリーランカウンタ２６のデジタル値の一致比較と同じ
タイミングで、ＰＷＭ２ラッチ１０のデータとラッチ
４、または６のデータとの和演算をアダー６３で実行
し、その結果を再びＰＷＭ２ラッチ１０にセットできる
タイミング設計になっている。同様に、ＰＷＭ２ラッチ
１０とＵＰフリーランカウンタ２６のデジタル値の一致
比較と同じタイミングで、ＰＷＭ１ラッチ９のデータと
ラッチ３、または５のデータとの和演算をアダー６３で
実行し、その結果を再びＰＷＭ１ラッチ９にセットでき
るタイミング設計になっている。

【００１９】但し、これらの和演算処理は、必ずＰＷＭ
１・ＯＵＴ、ＰＷＭ２・ＯＵＴの出力値が反転したすぐ
次のタイミングやコンパレータの一致信号の生じないタ
イミング、即ち、図１１に示すＣＨＧ１ＯＮ、ＣＨＧ２
ＯＮ、ＰＭ１ＯＦ０、ＰＭ２ＯＦ０のタイミングでのみ
実行される。

【００２０】これらの制御のために、クロックドバッフ
ァ１３，１４，１５，１６，２１，２２，２３，２４を
適宜切り替え制御する必要があり、その基本的制御信号
を図６に示す。具体的には、それぞれＣＨＧ１ＯＮ、Ｃ
ＨＧ２ＯＮ、ＰＭ１ＯＦ０、ＰＭ２ＯＦ０、ＣＨＧ２、
ＣＨＧ１、ＳＵＭ１Ｏ、ＳＵＭ２Ｏである。また、アダ
ー６３はＴＳＥＴ信号の立上がりのタイミング毎に、そ
の入力端子に加わる信号の和の結果を、その出力にセッ
トし、その値をバス６６上に出力するように動作する。
即ち、通常のアダーとＤＦＦを１つのモジュールにした
構成となっている。

【００２１】更に、ＰＷＭ１ラッチ９には、ＴＳＥＴ、
ＣＨＧ１の論理積した制御信号が２入力アンドゲート４
０を通じて与えられ、ＰＷＭ２ラッチ１０には、ＴＳＥ
Ｔ、ＣＨＧ２の論理積した制御信号が２入力アンドゲー
ト３７を通じて与えられている。また、クロックドバッ
ファ２３，２４には、それぞれＳＵＭ１Ｏ、ＳＵＭ２Ｏ
の制御信号が与えられ、前述の複雑な制御を時分割で動
作可能としている。

【００２２】なお、ＣＨＧ１、ＣＨＧ２は、それぞれＰ
ＷＭ１・ＯＵＴ、ＰＷＭ２・ＯＵＴの出力値が反転した
すぐ次のＴＳＥＴの周期のタイミングをさし、ＣＨＧ１
＝ＣＨＧ１ＯＮ＋ＰＭ１ＯＦ０、ＣＨＧ２＝ＣＨＧ２Ｏ
Ｎ＋ＰＭ２ＯＦ０である。

【００２３】デジタルコンパレータ２７の比較結果は信
号線７１に出力され、２入力アンドゲート４１，４２の
出力信号をＴＦＦ２９，３０のＴ入力に、ＴＳＥＴバー
のタイミングでサンプリングして与え、その出力を反転
させることでＰＷＭ１・ＯＵＴ、ＰＷＭ２・ＯＵＴに正
しいＰＷＭ信号が出力される。

【００２４】なお、説明の便宜上、図７〜図９の全ての
ラッチ、カウンタ、コンパレータ及びアダーは、８ビッ
トとしているが、適宜のビッサイズで実施できる。ま
た、図１１のタイミング例は、ＰＷＭ１ラッチ３、ＰＷ
Ｍ２ラッチ４に、それぞれ３Ｈのデータがセットされて
いるときのものである。また、各回路の初期値は、ＣＰ
Ｕがフラグ８０をオンとして、クロックドバッファ２５
をスルーの状態にし、クロックドバッファ７４をハイイ
ンピーダンス状態とする。その上で、ＣＰＵは、アドレ
ス信号とストロボ信号より作られたデータセット信号を
信号線ＭＡＸＳＥＴ１、ＭＡＸＳＥＴ２、ＯＮ１ＳＥ
Ｔ、ＯＮ２ＳＥＴ、ＣＰＵＳＥＴ１、ＣＰＵＳＥＴ２に
加え、バス７３，７５を通じてラッチ１〜６にそれぞれ
初期データをセットする。その後、ＣＰＵはフラグ８
０に０を書き込み、クロックドバッファ７４をスルー
に、クロックドバッファ２５をハイインピーダンス状態
にする。

【００２５】次に、ＰＷＭ信号パルスのオン幅の制御に
ついて説明する。この制御は、デジタルコンパレータ２
７の一致の生じない、ＰＷＭ信号がオフ（０）のタイミ
ング中のＰＷ１ＯＮＳ、ＰＷ２ＯＮＳを使用してアダー
６３を利用して演算している。

【００２６】ＰＷＭ１・ＯＵＴのオン幅の制御は、アナ
ログコンパレータ５１の比較基準電圧Ｖｒｅｆ１の値に
対する外部フィードバック信号ＦＢＩＮ１値が、Ｖｒｅ
ｆ１＜ＦＢＩＮ１のときには、ＰＷＭ１・ＯＵＴのオン
幅を小さくし、ＦＢＩＮ１の値を小さくするようにし、
Ｖｒｅｆ１＞ＦＢＩＮ１のときには、ＰＷＭ１・ＯＵＴ
のオン幅を大きくし、ＦＢＩＮ１の値を大きくするよう
なフィードバック制御を行うようになっている。

【００２７】なお、アナログコンパレータ５１の出力値
は、ＤＦＦ２８にＣＭＰ・ＣＬＫ１（ＰＭ１ＯＦＳで代
用可能）に同期してサンプリングされ、その出力がＨの
ときには、ＤＦＦ２８のＱ出力がＨとなり、Ｌのときに
は、Ｑ出力にＬがサンプリングされる。

【００２８】そして、ＤＦＦ２８のＱ出力がＨのとき
は、ゲート３３，３４，８１，８２により、ＰＷ１ＯＮ
Ｓの信号がＨになるタイミングでクロックドバッファ１
９が選択されてスルーとなり、クロックドバッファ２０
がハイインピーダンス状態となる。逆に、ＤＦＦ２８の
Ｑ出力がＬのときには、ゲート３３，３４，８１，８２
により、ＰＷ１ＯＮＳの信号がＨになるタイミングでク
ロックドバッファ０が選択されてスルーとなり、クロッ
クドバッファ１９がハイインピーダンス状態となる。

【００２９】即ち、オン幅を増やすときには、ラッチ８
の０１Ｈが書き込まれたレジスタ値とラッチ３の値の和
をとり、その和の値を再びラッチ３に書き込み、ラッチ
３の値を１増やすように制御される。また、オン幅を減
らすときには、ラッチ７のＦＦＨの書き込まれたレジス
タ値とラッチ３の値の和をとり、その和の値を再びラッ
チ３に書き込み、ラッチ３の値を１減らすように制御さ
れる。

【００３０】同様に、ＰＷＭ２・ＯＵＴのオン幅の制御
は、アナログコンパレータ５１−２の比較基準電圧Ｖｒ
ｅｆ２の値に対する外部フィールドバック信号ＦＢＩＮ
２値が、Ｖｒｅｆ２＜ＦＢＩＮ２のときには、ＰＷＭ２
・ＯＵＴのオン幅を小さくし、ＦＢＩＮ２の値を小さく
するようにし、Ｖｒｅｆ２＞ＦＢＩＮ２のときには、Ｐ
ＷＭ２・ＯＵＴのオン幅を大きくし、ＦＢＩＮ２の値を
大きくするようなフィードバック制御を行うようになっ
ている。

【００３１】なお、アナログコンパレータ５１−２の出
力値は、ＤＦＦ２８−２にＣＰＭ・ＣＬＫ２（ＰＭ２Ｏ
ＦＳの信号で代用可能）に同期してサンプリングされ、
その出力がＨのときには、ＤＦＦ２８−２のＱ出力がＨ
となり、Ｌのときには、Ｑ出力にＬがサンプリングされ
る。

【００３２】そして、ＤＦＦ２８−２のＱ出力がＨのと
きには、ゲート３３−２，３４−２，８１，８２によ
り、ＰＭ２ＯＮＳの信号がＨになるタイミングで、クロ
ックドバッファ１９が選択されてスルーとなり、クロッ
クドバッファ２０がハイインピーダンス状態となる。逆
に、ＤＦＦ２８−２のＱ出力がＬのときには、ゲート３
３，３４，８１，８２により、ＰＭ１ＯＮＳの信号がＨ
になるタイミングで、クロックドバッファ２０が選択さ
れてスルーとなり、クロックドバッファ１９がハイイン
ピーダンス状態となる。

【００３３】即ち、オン幅を増やすときには、ラッチ８
の０１Ｈが書き込まれたレジスタ値とラッチ４の値の和
をとり、その和の値を再びラッチ４に書き込み、ラッチ
４の値を１増やすように制御される。また、オン幅を減
らすときには、ラッチ７のＦＦＨの書き込まれたレジス
タ値とラッチ４の値の和をとり、その和の値を再びラッ
チ４に書き込み、ラッチ４の値を１減らすように制御さ
れる。

【００３４】以上の制御のためのタイミングは、ＰＷＭ
１・ＯＵＴのオン幅の制御データの入っているラッチ３
に対しては、ＰＭ１ＯＮＳとＴＳＥＴの信号を２入力ア
ンドゲート４３を通し、更にオアゲート４５を通して与
えられ、バッァ１３には、オアゲート４９を通じてＰＭ
１ＯＮＳの信号が与えられる。同様に、ＰＷＭ２・ＯＵ
Ｔのオン幅の制御データの入っているラッチ４に対して
は、ＰＭ２ＯＮＳとＴＳＥＴの信号を２入力アンドゲー
ト４４を通し、更にオアゲート４６を通して与えられ、
バッァ１４には、オアゲート５０を通じてＰＭ２ＯＮＳ
の信号が与えられる。

【００３５】なお、ＣＭＰ・ＣＬＫ１は、ＰＭ１ＯＮＳ
に同期したサンプリング信号であればよく、同様にＣＭ
Ｐ・ＣＬＫ１は、ＰＭ１ＯＮＳに同期したサンプリング
信号であればよい。ラッチ８，７の値を変えることによ
り、増減するオン幅を適宜に選択することができる。

【００３６】次に、パルスの最大値（最大オン幅）リミ
ッタの制御について説明する。この制御もコンパレータ
２７の一致の生じない、ＰＷＭ信号がオフ（０）のタイ
ミングを利用しており、具体的には、ＰＭ１ＯＦＳ、Ｐ
Ｍ２ＯＦＳを使用してアダー６３を利用して演算してい
る。

【００３７】ＰＷＭ１・ＯＵＴの場合、ＰＭ１ＯＦＳの
タイミングで、ラッチ３のレジスタ値とラッチ１のレジ
スタ値（ＰＷＭ１の最大パルス幅値）の反転値がアダー
６３で加算され、その結果にキャリーがあれば、Ｄラッ
チ３１に１がセットされ、なければ０がセットされる。
なお、そのラッチのタイミングは、ＰＭ１ＯＦＳとＴＳ
ＥＴ信号がアンドゲート３８を通じてＤラッチ３１に与
えられる。一旦、Ｄラッチ３１のＱ出力が１になると、
２入力アンドゲート４７はオフに、２入力アンドゲート
３５はオンになり、次のＣＨＧ１ＯＮの信号が入力され
たときには、ラッチ３の内容の代わりに、ラッチ１のレ
ジスタ値の内容がバス６５上に出力される。

【００３８】即ち、ラッチ１にセットされているオン幅
の最大値にＰＷＭ１・ＯＵＴのオン幅が常に制御され
る。これは、ラッチ１の最大値の幅データの反転した値
とオン幅を和演算すると、オン幅がラッチ１の最大値の
幅のデータより大きくなって、前述の和演算の結果にキ
ャリーが生じることを利用し、この情報をラッチして制
御する制御方法を採用しているためである。

【００３９】Ｄラッチ３１のＱ出力が０のときには、２
入力アンドゲート４７の一方の入力がＨとなり、２入力
アンドゲート３５がオン禁止状態となり、次のＣＨＧ１
ＯＮの信号が入力されたときには、ラッチ３の内容がそ
のままバス６５上に出力される。これらのバス制御のた
め、ラッチ１７，１８、クロックドバッァ１１，１２，
１３，１４が、それぞれＰＭ２ＯＦＳ、ＰＭ１ＯＦＳ、
ＣＨＧ１ＯＮ、ＣＨＧ２ＯＮ、ＣＨＧ１ＯＮ、ＣＨＧ２
ＯＮに同期して制御される。

【００４０】なお、オン幅の最小値制御等も同様の手法
を用いて容易に実現することができる。

【００４１】１Ｈ検知回路６１，６２は、オン幅の１Ｈ
を検出して、その幅以下にならないようにする回路であ
り、それぞれラッチ３，４の“１”値を検知し且つＤＷ
１、ＤＷ２が１で、ＵＰ１、ＵＰ２が０のとき、ラッチ
３，４のレジスタを常に１にセットするように動作し、
それぞれＤＷ１、ＤＷ２が１から０になり、ＵＰ１、Ｕ
Ｐ２が０から１になるとラッチ３，４への１のセットを
解除するように動作する。

【００４２】ＰＷＭ２・ＯＵＴの場合、ＰＭ２ＯＦＳの
タイミングでラッチ４のレジスタ値とラッチ２のレジス
タ値（ＰＷＭ２最大パルス幅値）が、アダー６３で加算
され、その結果にキャリーがあれば、Ｄラッチ３２に１
がセットされ、キャリーがなければ、０がセットされ
る。なお、そのラッチのタイミングは、ＰＭ２ＯＦＳと
ＴＳＥＴ信号が２入力アンドゲート３９を通じてＤラッ
チ３２に与えられる。一旦、Ｄラッチ３２のＱ出力が１
になると、２入力アンドゲート４８はオフに、２入力ア
ンドゲート３６はオンとなり、次のＣＨＧ２ＯＮの信号
が入力されたときには、ラッチ４の内容の代わりに、ラ
ッチ２の内容がバス６５上に出力される。

【００４３】即ち、常にラッチ２にセットされているオ
ン幅の最大値にＰＷＭ２・ＯＵＴのオン幅が制御され
る。これは、ラッチ２の最大値の幅のデータの反転した
値とオン幅を和演算すると、オン幅がラッチ２の最大値
の幅のデータより大きくなって、前述の和演算の結果に
キャリーが生じることを利用し、この情報をラッチして
制御する制御方法を採用しているからである。

【００４４】Ｄラッチ３２のＱ出力が０のときには、２
入力アンドゲート４８の一方の入力がＨとなり、２入力
アンドゲート３６がオン禁止状態となり、次のＣＨＧ２
ＯＮの信号が入力されたときには、ラッチ４の内容がそ
のままバス６５上に出力される。

【００４５】なお、タイミング回路５３が以上の動作タ
イミングを作成するもので、端子８５に基本クロック信
号を与え、２分周器５９で分周された信号の信号線が、
ＵＰフリーランカウンタ２６のクロック信号入力端子に
接続されている。また、基本クロックをディレー回路６
０で遅延された信号がＴＳＥＴ信号として出力され、そ
れをインバータ５９で反転した信号がＴＳＥＴバーとし
て使用される。それ以外の全てのタイミングは、これら
の信号と、ＰＷＭ１・ＯＵＴ、ＰＷＭ２・ＯＵＴの信号
を用いて、タイミング回路５３内でデジタル微分の手法
で容易に生成できる。

【００４６】図１３、図１４及び図１５は、図７〜図９
と異なる従来の電源制御装置の構成を示すブロック図で
あり、各図において、上述した図７〜図９と同一部分に
は同一符号が付してある。図１３〜図１５において、図
７〜図９と異なる点は、図７〜図９の構成に８ビットの
ＤＦＦ４００と、２入力オアゲート４０１を付加したこ
とである。

【００４７】ＤＦＦ４００のクロック反転入力端子に
は、ＴＳＥＴ信号が入力され、データ入力端子は、ＵＰ
フリーランカウンタ２６の８ビットの出力端子に接続さ
れ、Ｑ出力端子にバッファ２１，２２の入力端子の配線
が接続され、この部分の入力結線が、図７〜図９のバッ
ファ２１，２２の入力結線と異なっている。また、図７
〜図９では、アンドゲート４１の一方の入力端子にデジ
タルコンパレータ２７の出力端子が直接接続されている
が、図１３〜図１５では、２入力オアゲート４０１を介
して接続されている。２入力オアゲート４０１の他方の
入力端子は、外部からのトリガ信号ＴＩＭが入力される
トリガ入力端子４０２に接続されている。

【００４８】次に、上記構成の電源制御装置の動作を説
明する。

【００４９】外部からのトリガ信号ＴＩＭが入力されな
いときは、ＤＦＦ４００を有しない図７〜図９の構成の
電源制御装置でも構わないが、今、一致信号がデジタル
コンパレータ２７の出力端子に出力されていないとき
に、外部信号によりＰＷＭ信号を制御するためトリガ入
力端子４０２にＨ信号が入力すると、デジタルコンパレ
ータ２７の値とＵＰフリーランカウンタ２６の値が一致
しておらず、ＤＦＦ４００を有しない図７〜図９の構成
の電源制御装置では、ラッチ９，１０に再設定する値が
不正確となり、誤動作する。

【００５０】そのため、ＵＰフリーランカウンタ２６の
値が１つずつ変化する度に、ＴＳＥＴ信号の立ち下がり
毎にＤＦＦ４００にカウンタ値をラッチしておくことに
よって、トリガ入力端子４０２にトリガ信号ＴＩＭを与
えることによって、ＰＷＭ信号のオフ幅等を瞬時に変化
させたとき、アダー６３によって、ＤＦＦ４００の値と
所要のＰＷＭのオンデータ、またはオフデータとの和を
算出し、誤動作しないＰＷＭ動作を実現できる。また、
デジタルコンパレータ２７の出力が１になっても、当然
ＵＰフリーランカウンタ２６のカウント値がデジタルコ
ンパレータ２７のコンパレータ値となったときのデジタ
ルコンパレータ２７の値をＤＦＦ４００にラッチし、図
７〜図９の構成の電源制御装置と同じ動作をする。

【００５１】

【発明が解決しようとする課題】しかしながら、上述し
た従来例にあっては、ＰＷＭ信号のオン幅に対する増減
幅は、ラッチ７，８に設定される１組のデータのみであ
り、また出力するオン幅を高階調とするために、通常、
ラッチ７にはＦＦＨを、ラッチ８には０１Ｈを設定し、
ＰＷＭ信号の増減幅を最小増減幅であるＵＰフリーラン
カウンタ２６のクロックパルスの周期にするため、制御
対象であるスイッチング電源において急激な負荷変動が
生じ、フライバック波形の波高値が低下した場合、これ
を一気に回復させるために、ＰＷＭ信号のオン幅を急激
に増加させて、応答よく追従させることは困難となると
いう問題点があった。

【００５２】この発明はかかる従来の技術の有する不具
合を改善するためになされたもので、急激な負荷変動に
対してスイッチング電源を応答性よく制御することがで
きる電源制御装置を提供することを目的とするものであ
る。

【００５３】

【課題を解決するための手段】上記目的を達成するため
に、この発明の請求項１の電源制御装置は、第１の所定
の時間幅でオン幅が増減し、所定の時間に設定されたオ
フ幅が外部から入力されるトリガ信号によって前記所定
の時間より短い時間に制御されるパルス幅変調信号を生
成して、スイッチング電源を制御する電源制御装置にお
いて、前記第１の所定の時間幅より長い第２の所定の時
間幅だけオン幅を増加させるデータを設定する第１デー
タ設定手段と、前記第１の所定の時間幅より長い第２の
所定の時間幅だけオン幅を減少させるデータを設定する
第２データ設定手段と、オフ幅に対するスレショルド時
間を設定するスレショルド時間設定手段と、オフ幅が前
記スレショルド時間を越えたことを検知すると前記第２
の所定の時間幅だけオン幅を増加させるデータを選択し
且つオフ幅が前記スレショルド時間を越え続けている間
は前記第１の所定の時間幅だけオン幅を減少させるデー
タを選択すると共にオフ幅が前記スレショルド時間を越
えなくなったことを検知すると前記第２の所定の時間幅
だけオン幅を減少させるデータを選択するデータ選択手
段とを具備したことを特徴とするものである。

【００５４】また、上記目的を達成するために、この発
明の請求項２の電源制御装置は、請求項１の電源制御装
置において、前記第２の所定の時間幅よりオン幅が短い
とき、前記第２の所定の時間幅だけオン幅を減少させる
場合、オン幅をゼロにリセットするリセット手段を設け
たことを特徴とするものである。

【００５５】

【発明の実施の形態】以下、本発明の実施の形態を図１
〜図６に基づき説明する。

【００５６】図１〜図４は本発明の実施の形態に係る電
源制御装置の構成を示すブロック図であり、同図におい
て、上述した図１３〜図１５と同一部分には、同一符号
が付してある。図１〜図４において、図１３〜図１５と
異なる点は、図１３〜図１５の構成に、ラッチ９０、イ
ンバータ９１、カウンタ９２、ＲＳＦＦ９３、ＤＦＦ９
４，９５、エクスクルーシブノアゲート（以下、ＸＮＯ
Ｒと記述する）９６、ナンドゲート９７，９８、ラッチ
９９，１００、クロックドバッファ１０１，１０２、イ
ンバータ１０３及びアンドゲート１０４を付加したこと
である。

【００５７】ラッチ９０は、ＰＷＭ信号のオフ幅に対す
るスレショルド時間を設定する８ビットラッチで、その
入力端子は、バス７５に接続されている。９１は、イン
バータ５４，５５と同様の構成となっている８ビットの
インバータで、その入力端子は、ラッチ９０の各ビット
出力端子と接続されている。カウンタ９２のロードデー
タ入力端子には、インバータ９１の各ビット出力端子が
接続され、そのロードデータ入力端子には、チャンネル
１のＰＷＭ出力であるＰＷＭ１・ＯＵＴが入力され、ク
ロック入力端子には、ＳＵＭ２０が入力されている。Ｒ
ＳＦＦ９３のセットに入力端子は、カウンタ９２のキャ
リー出力端子に接続され、リセット入力端子には、ＰＭ
１ＯＮＳが入力されている。ＤＦＦ９４のＤ入力端子
は、ＲＳＦＦ９３のＱ出力端子に接続され、トリガ入力
端子には、ＰＷＭ１・ＯＵＴが入力されている。

【００５８】ＤＦＦ９５のＤ入力端子は、ＤＦＦ９４の
Ｑ出力端子と接続され、トリガ入力端子には、ＰＷＭ１
・ＯＵＴが入力されている。ＸＮＯＲ９６の２つの入力
端子は、ＤＦＦ９４，９５のＱ出力端子とそれぞれ接続
され、その出力はアンドゲート３３，３４の増設された
それぞれの入力に接続されている。アンドゲート９７の
３つの入力端子には、ＤＦＦ９４のＱ出力と、ＤＦＦ９
５のＱバー出力と、ＰＭ１ＯＮＳが入力されている。ア
ンドゲート９８の３つの入力端子には、ＤＦＦ９４のＱ
バー出力と、ＤＦＦ９５のＱ出力と、ＰＭ１ＯＮＳが入
力されている。９９は、ＰＷＭ信号のオン幅を所定の時
間幅だけ減少させるデータを設定するラッチで、その入
力端子は、バス７５に接続されている。１００は、ＰＷ
Ｍ信号のオン幅を所定の時間幅だけ増加させるデータを
設定するラッチで、その入力端子は、バス７５に接続さ
れている。

【００５９】クロックドバッファ１０１，１０２の入力
端子には、それぞれラッチ９９，１００の出力端子と接
続され、それぞれのゲート入力端子は、アンドゲート９
８，９７の出力端子と接続され、それぞれの出力端子
は、バス６４と接続されている。インバータ１０３の入
力端子は、アダー６３のキャリー出力端子と接続されて
いる。アンドゲート１０４の２つの入力端子には、アン
ドゲート９８の出力とインバータ１０３の出力が入力さ
れ、その出力端子は、ラッチ３のリセット端子に接続さ
れている。

【００６０】なお、ラッチ９９を削除し、ラッチ１００
の出力をインバータを介してクロックドバッファ１０１
に入力するように構成してもよい。その場合、後述する
演算動作において、クロックドバッファ１０１，１０２
からデータが出力され、演算が遂行された後で出力され
るＰＷＭ信号のオン幅は、その減少幅が増加幅より最小
増減幅分だけ長くなる。

【００６１】次に、本実施の形態に係る電源制御装置に
おいて、図１３〜図１５の構成に付加した部分の動作
を、図５と図６を参照して説明する。

【００６２】なお、トリガ入力端子４０２には、制御対
象であるスイッチング電源のフライバック波形のゼロク
ロス同期信号が入力されており、図１３〜図１５の電源
制御装置と同様にシステムスタート時には、前記付加構
成部分のラッチ９０，９９，１００への初期データの設
定は完了し、ＲＳＦＦ９３，ＤＦＦ９４，９５のＱ出力
は、Ｌにリセットされている。

【００６３】初めに、図５を参照して、ＰＷＭ信号のオ
フ幅がスレショルド時間を越えたことを検知する動作に
ついて説明する。ＰＷＭ１・ＯＵＴがオン状態で、カウ
ンタ９２のロード入力端子にＨが入力されているとき、
ＳＵＭ２０の立ち下がりに同期して、インバータ９１を
通ったラッチ９０の設定値の反転データがカウンタ９２
にロードされる（図５のｔ１）。今、ラッチ９０の設定
データを０ＦＨとすると、カウンタ９２にはＦ０Ｈがロ
ードされる。その後、ＰＷＭ１・ＯＵＴがオフ状態とな
り、カウンタ９２のロードが解除されてからＳＵＭ２０
の１６回目の立ち下がりに同期して、カウンタ９２のキ
ャリー出力がＨとなる。また、同時にＲＳＦＦ９３のＱ
出力もＨとなる（図５のｔ２）。ＲＳＦＦ９３は、この
Ｑ出力ＨをＰＷＭ１・ＯＵＴの次のオフ状態において、
ＰＭ１ＯＮＳが立ち上がるまで維持するため（図５のｔ
４）、ＰＷＭ信号のオフ幅が１６クロック（１クロック
長は、ＰＷＭ信号のオン幅の最小出力幅を意味し、ＳＵ
Ｍ２０の１周期の長さと同じである）以上の長さになる
と、その立上がりに同期してＤＦＦ９４のＱ出力はＨと
なる（図５のｔ３）。このＨ出力により、ＰＷＭ信号の
オフ幅がスレショルド時間を越えたと判断される。逆
に、ＰＷＭ信号のオフ幅が１５クロック以下である場合
は（但し、図示しないプロテクト回路によって、オフ幅
が６クロック以下にならないようにトリガ信号ＴＩＭが
阻止されているものとする）、ＲＳＦＦ９３のＱ出力
は、ＰＷＭ１・ＯＵＴの立上がりのときＬであるので、
ＤＦＦ９４のＱ出力はＬとなる（図５のｔ５）。このＬ
出力により、ＰＷＭ信号のオフ幅がスレショルド時間を
越えなかったと判断される。

【００６４】次に、図６のタイムチャートを参照して、
スイッチング電源の負荷急変によるＰＷＭ信号のオフ幅
の変化に対応したオン幅の増減動作について説明する。
なお、図６に示されるタイムチャート以前で、ＰＷＭ信
号のオフ幅はスレショルド時間を越えていないものとす
る。また、ラッチ９０にはスレショルド時間データとし
て０ＦＨ（１５クロック）が、ラッチ９９にはオン幅減
少データとしてＦ６Ｈ（−１０クロック）が、ラッチ１
００にはオン幅増加データとして０ＡＨ（１０クロッ
ク）が、それぞれ設定されている。

【００６５】時間幅がＡであるオンパルス（１）が出力
された後のＰＭ１ＯＮＳによる演算では、オンパルス
（１）の出力以前でオフ幅がスレショルド時間を越えて
いないことにより、ＤＦＦ９４，９５のＱ出力は共にＬ
であり、ＸＮＯＲ９６はＨを出力し且つＤＦＦ２８のＱ
出力はＬであるので、オアゲート８１がＨを出力し、Ｐ
Ｍ１ＯＮＳに同期してクロックドバッファ２０のゲート
が開かれる（図６のｔ１）。これにより、ラッチ８に設
定されているデータ０１Ｈ（１クロック）がオンパルス
（１）のデータに加算される。

【００６６】その後、スイッチング電源の負荷の急変に
よりオフ幅がスレショルド時間を越える１６クロックに
達すると、時間幅がＡ＋１クロック＝Ｂであるオンパル
ス（２）が出力された後のＰＭ１ＯＮＳによる演算で
は、ＤＦＦ９４のＱ出力はＨとなり、この出力とＤＦＦ
９５のＱバー出力Ｈにより、アンドゲート９７はＨを出
力し、クロックドバッァ１０２のゲートが開かれる（図
６のｔ２）。これにより、ラッチ１００に設定されてい
るデータ０ＡＨ（１０クロック）がオンパルス（２）の
データに加算される。

【００６７】そして、この演算結果として出力される時
間幅がＢ＋１０クロック＝Ｃであるオンパルス（３）が
立ち上がったときもオフ幅が１６クロックに達している
と、オンパルス（３）が立ち下がった後のＰＭ１ＯＮＳ
による演算では、ＤＦＦ９４，９５のＱ出力は共にＨで
あり、ＸＮＯＲ９６はＨを出力し且つＤＦＦ２８のＱ出
力はＨであるので、オアゲート８２がＨを出力し、ＰＭ
１ＯＮＳに同期してクロックドバッファ１９のゲートが
開かれる（図６のｔ３）。これにより、ラッチ７に設定
されているデータＦＦＨ（−１クロック）がオンパルス
（３）のデータに加算される。

【００６８】その後、スイッチング電源の負荷が急変前
の状態に戻り、オフ幅が８クロックとなり、スレショル
ド時間を越えなくなると、時間幅がＣ−１クロック＝Ｄ
であるオンパルス（４）が出力された後のＰＭ１ＯＮＳ
による演算では、ＤＦＦ９４のＱバー出力がＨとなり、
この出力とＤＦＦ９５のＱ出力Ｈにより、アンドゲート
９８はＨを出力し、クロックドバッファ１０１のゲート
が開かれる（図６のｔ４）。これにより、ラッチ９９に
設定されているデータＦ６Ｈ（−１０クロック）がオン
パルス（４）のデータに加算される。

【００６９】なお、この演算時にオンパルスのデータが
０９Ｈ以下（９クロック以下）である場合は、正常にオ
ン幅減少の演算が遂行されるときには、Ｈとなるアダー
６３のキャリー出力がＬであるので、この出力Ｌのイン
バータ１０３による出力Ｈとアンドゲート９８の出力Ｈ
によって、アンドゲート１０４を介してラッチ３のリセ
ット端子にＰＭ１ＯＮＳに同期させて、Ｈを入力する。
これにより、ラッチ３がリセットされ、リミッタ動作が
行われる。

【００７０】その後、時間幅がＤ−１０クロック＝Ｅで
あるオンパルス（５）が立ち上がったときも、スイッチ
ング電源の負荷が急変前の状態でオフ幅が８クロックで
あると、ＤＦＦ９４，９５のＱ出力は、共にＬとなり、
ＸＮＯＲ９６はＨを出力し、システムの前記付加構成部
分の出力状態は、スイッチング電源の負荷が急変する前
の状態に戻る。

【００７１】

【発明の効果】以上詳述したように、本発明の電源制御
装置によれば、制御対象であるスイッチング電源の負荷
の急変を、ＰＷＭ信号のオフ幅がスレショルド時間を越
えたことにより検知し、急激な負荷変動に対してスイッ
チング電源を応答性よく制御できるようにＰＷＭ信号の
オン幅を制御することができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の形態に係る電源制御装置の構成
を示すブロック図である。

【図２】同電源制御装置の構成を示すブロック図であ
る。

【図３】同電源制御装置の構成を示すブロック図であ
る。

【図４】同電源制御装置の構成を示すブロック図であ
る。

【図５】同電源装置におけるＰＷＭ信号のオフ幅がスレ
ショルド時間を越えたことを検知する動作を示すタイム
チャートである。

【図６】同電源装置におけるＰＷＭ信号のオフ幅の変化
に対応したオン幅の増減動作を示すタイムチャートであ
る。

【図７】従来の電源制御装置の構成を示すブロック図で
ある。

【図８】同従来の電源制御装置の構成を示すブロック図
である。

【図９】同従来の電源制御装置の構成を示すブロック図
である。

【図１０】同従来の電源制御装置におけるインバータの
構成を示すブロック図である。

【図１１】同従来の電源制御装置の動作を示すタイムチ
ャートである。

【図１２】同従来の電源制御装置の動作を示すフローチ
ャートである。

【図１３】図７〜図９とは異なる従来の電源制御装置の
構成を示すブロック図である。

【図１４】同従来の電源制御装置の構成を示すブロック
図である。

【図１５】同従来の電源制御装置の構成を示すブロック
図である。

【符号の説明】

１ラッチ２ラッチ３ラッチ４ラッチ５ラッチ６ラッチ７ラッチ８ラッチ９ラッチ１０ラッチ２６ＵＰフリーランカウンタ２７デジタルコンパレータ２９ＤＦＦ３０ＤＦＦ６３アダー９０ラッチ（スレショルド時間設定手段）９２カウンタ９３ＲＳＦＦ９４ＤＦＦ９５ＤＦＦ９６エクスクルーシブノアゲート９７ナンドゲート９８ナンドゲート９９ラッチ（第２データ設定手段）１００ラッチ（第１データ設定手段）１０１クロックドバッファ１０２クロックドバッファ１０３インバータ１０４アンドゲート

Claims

【特許請求の範囲】

【請求項１】第１の所定の時間幅でオン幅が増減し、
所定の時間に設定されたオフ幅が外部から入力されるト
リガ信号によって前記所定の時間より短い時間に制御さ
れるパルス幅変調信号を生成して、スイッチング電源を
制御する電源制御装置において、前記第１の所定の時間
幅より長い第２の所定の時間幅だけオン幅を増加させる
データを設定する第１データ設定手段と、前記第１の所
定の時間幅より長い第２の所定の時間幅だけオン幅を減
少させるデータを設定する第２データ設定手段と、オフ
幅に対するスレショルド時間を設定するスレショルド時
間設定手段と、オフ幅が前記スレショルド時間を越えた
ことを検知すると前記第２の所定の時間幅だけオン幅を
増加させるデータを選択し且つオフ幅が前記スレショル
ド時間を越え続けている間は前記第１の所定の時間幅だ
けオン幅を減少させるデータを選択すると共にオフ幅が
前記スレショルド時間を越えなくなったことを検知する
と前記第２の所定の時間幅だけオン幅を減少させるデー
タを選択するデータ選択手段とを具備したことを特徴と
する電源制御装置。
【請求項２】前記第２の所定の時間幅よりオン幅が短
いとき、前記第２の所定の時間幅だけオン幅を減少させ
る場合、オン幅をゼロにリセットするリセット手段を設
けたことを特徴とする請求項１記載の電源制御装置。