JP3286962B2

JP3286962B2 - Ｐｗｍ信号生成装置

Info

Publication number: JP3286962B2
Application number: JP18461494A
Authority: JP
Inventors: 純一印東; 正明森谷; 和人渡辺
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1994-08-05
Filing date: 1994-08-05
Publication date: 2002-05-27
Anticipated expiration: 2017-05-27
Also published as: JPH0851779A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子写真式複写機の電
源装置等に用いるＰＷＭ信号生成装置に関するものであ
る。

【０００２】

【関連の技術】本出願人は、特願平５−５０６８５号と
して、この種のＰＷＭ信号生成装置を提案している。本
発明はこの装置の変形にかかるものである。そこで、前
記特願平５−５０６８５号の明細書，図面における、従
来例，実施例を本発明における従来例，関連技術例とし
て以下に説明する。

【０００３】本出願人は、先にＣＰＵの演算によって、
ＰＷＭ信号等を生成する手法を提案している（特願平３
−１２９１２２号）。この手法を従来例１，従来例２に
より説明する。

【０００４】図１８は従来例１である“ＰＷＭ信号生成
装置”のブロック図である。図において、２０１は自走
のｎビット（一般的にはニブルの整数倍）で構成された
バイナリカウンタであり、２０２はそれと同一ビット長
（レジスタ長）で構成されたレジスタ（またはアキュミ
ュレータ）で、２０５は、２０１，２０２の各対応する
ＬＳＢからＭＳＢを各ビットごとに比較し、全ビットの
値が一致したとき出力が“１”となるディジタルコンパ
レータである。その一致出力“１”は信号線２１０に出
力され、Ｔフリップフロップ（以下ＴＦＦという）２０
６のＴ入力端子に供給され、また、同時にＣＰＵ２０４
の割り込み入力端子に供給されている。２０３はＲＯＭ
でＣＰＵ２０４がデータ及び実行プログラムをアクセス
可能な構造となっている。ＣＰＵ２０４は、レジスタ２
０２の出力信号を信号線２０９で入力できる構造となっ
ており、その演算出力端子が信号線２１２を通してレジ
スタ２０２の信号入力端子に接続している。また、シス
テムクロックが信号線２０７を通じてカウンタ２０１と
ＣＰＵ２０４のクロック信号入力端子に供給され、また
ディジタルコンパレータ２０５にも同期をとるため供給
されている。また、カウンタ２０１の制御信号入力端子
ＲにＣＰＵ２０４の制御信号出力端子が信号線２１３を
通じて接続している。

【０００５】次に、図１９のフローチャートを参照しな
がら動作について説明する。

【０００６】ＣＰＵ２０４がシステム動作可能状態にな
ると（図１９，Ｓ２１参照）、ＲＯＭ１・２０３からＰ
ＷＭの制御情報、例えば、生成する信号波形のＬレベル
の期間のデータをとり出し（Ｓ２２）、レジスタ２０２
にセットする（Ｓ２３）。そして、ＣＰＵ２０４は信号
線２１３を通じてカウンタ２０１にカウント開始信号を
送出する（Ｓ２４）。カウンタ２０１は、今例えばバイ
ナリアップカウンタとすれば、信号線２０７を通じて入
力されるシステムクロックに同期しカウントアップし、
その値がレジスタ２０２の情報と一致するとディジタル
コンパレータ２０５はその一致を検出し（Ｓ２５，Ｓ２
６）、信号線２１０上に“１”の信号を出力する。今の
場合、ＣＰＵ２０４はあらかじめ信号線２１４を通じて
クリア信号をＴＦＦ２０６に送り、リセットしておく。
その結果、ＴＦＦ２０６の出力信号が反転し（Ｓ２
７）、当該装置の出力端子２１１の信号状態が“Ｌ”か
ら“Ｈ”へ変化する。同時にその信号が割り込み信号と
なってＣＰＵ２０４の割り込み信号入力端子に加えられ
る。ＣＰＵ２０４はその割り込み信号を検出し（Ｓ２
８）、ＲＯＭ１・２０３から、信号波形の新たに生成す
る“Ｈ”レベルの期間のデータをとり出し（Ｓ２９）、
それと信号線２０９で読み込んだレジスタ２０２上の
“Ｌ”レベルの期間のデータとの和をとり、その結果を
レジスタ２０２に再設定する（Ｓ３０）。その際、和の
キャリデータは切り捨てる。そして、同様の動作を繰り
返し、一致出力があれば、ＴＦＦ２０６の出力信号の状
態を反転させ、今度はつぎの“Ｌ”レベル期間のデータ
を読み出し、レジスタ２０２のデータとの和をとり、そ
の結果をレジスタ２０２に設定する（Ｓ３１〜Ｓ３
６）。以上の動作を繰り返し、出力端子２１１に所望の
信号波形を得ることができる。

【０００７】なお、カウンタ２０１のビット長は、生成
しようとする信号の１周期より長い周期のパルスを生成
できる長さのものとする。

【０００８】図２０は従来例２のブロック図である。本
従来例は従来例１を改変し、２個の出力信号波形を生成
するものである。

【０００９】本従来例は、従来例１に較べて、ＲＡＭ３
００，セレクタ３０１，ＴＦＦ３０２，３０３の点で異
なっているので説明する。

【００１０】ディジタルコンパレータ２０５の出力線２
１０はＣＰＵ２０４の入力端子のみならずセレクタ３０
１の信号入力端子に接続している。セレクタ３０１の信
号セレクト端子は信号線３０４を通してＣＰＵ２０４の
セレクト信号出力端子に接続している。また、セレクタ
３０１の出力端子の一方はＴＦＦ３０２のＴ入力端子
に、他方はＴＦＦ３０３のＴ入力端子に接続している。
ＴＦＦ３０２，３０３の出力は、それぞれ当該装置の出
力端子３０５，３０６に供給されている。また、ＴＦＦ
３０２，３０３のリセット端子は信号線２１４を介して
ＣＰＵ２０４に接続されている。ＲＡＭ３００は、ＣＰ
Ｕ２０４とバスで接続されており、ＣＰＵ２０４が任意
のタイミングで読み書き可能な構造とする。他の回路は
従来例１と同様なので説明を省略する。

【００１１】次に動作について説明する。動作の様子を
示すタイムチャートを図２１に示す。

【００１２】システムリセット後、ＣＰＵ２０４は、第
１番目の信号波形のＬレベルの期間のデータ１をＲＯＭ
１・２０３から取り出しレジスタ２０２へ時刻ｔ１のタ
イミングでセットする。今、カウンタ２０１のクロック
の１周期をＴとすれば、ｔ１＋Ｔ／４のタイミングＴ１
でカウンタ２０１の値とレジスタデータ２０２の値の一
致比較をディジタルコンパレータ２０５が行い、そのタ
イミングで切り換わるセレクタ３０１の信号に同期して
信号線２１０上の一致比較結果をＴＦＦ１・３０２にセ
ットする。ｔ１＋２／４Ｔのタイミングｔ２でＣＰＵ２
０４はレジスタ２０２のデータ１を信号線２０９を通し
ＲＡＭ３００にストアし、第２番目の信号波形のＬレベ
ルの期間のデータ２をＲＯＭ１・２０３より取り出しレ
ジスタ２０２へセットする。ｔ１＋３／４Ｔのタイミン
グＴ２でＣＰＵ２０４はセレクタ３０１を切り換え、信
号線２１０をＴＦＦ２・３０３の入力端子に接続し、そ
れに同期して信号線２１０上の一致比較結果をＴＦＦ２
・３０３に供給する。

【００１３】ｔ１＋Ｔのタイミングｔ３で、カウンタ２
０１はカウンタ値が１カウントアップし、またＣＰＵ２
０４はレジスタ２０２上のデータ２をＲＡＭ３００中に
ストアし、同時にｔ２のタイミングでＲＡＭ３００中に
ストアしていたデータ１をレジスタ２０２にセットし、
ｔ１〜ｔ３と同様に、次の１サイクルの比較判定が開始
する（ｔ１におけるＲＯＭ読み出しがｔ３におけるＲＡ
Ｍ読み出しに置き換わる）。そして、信号線２１０上の
判定信号が反転するまで前述の動作が継続する。信号線
２１０上の比較結果が反転する都度、そのタイミングで
セレクトされているＴＦＦ３０２／３０３の出力信号が
反転し、そのｔｎのタイミングでＣＰＵ２０４はレジス
タ２０２のデータを読み出し、ＲＯＭ１・２０３中にあ
る次のＴＦＦの出力反転のタイミングを決めるデータｎ
をアクセスし、レジスタ２０２からのデータに加算して
ＲＡＭ３００にストアし、前述の動作を継続する。

【００１４】図２２は従来例２の変形の動作フローチャ
ートである。この変形はｎ個のＴＦＦと、ｎ個のチャン
ネル切換え能力をもつセレクタを用い、１周期を２ｎ分
割し、従来例２と同様の手続をｎ個のデータについて実
行し、ｎ個のＰＷＭ信号波形を生成するもので、詳細な
説明は省略する。

【００１５】前述の従来の手法では、ＣＰＵのソフトウ
エアによりＰＷＭ信号を生成しているため、次のａ，
ｂ，ｃのような問題点がある。

【００１６】ａ．１Ｋ〜５ＫＨｚ程度の低周波のＰＷＭ
信号しか生成できない（通常のローコストノイマン型Ｃ
ＰＵでは）。

【００１７】ｂ．ＰＷＭ信号生成にＣＰＵを専用に用い
ると、必要以上のハード回路が無駄となる。

【００１８】ｃ．応答が遅く、高周波のＰＷＭ信号と高
速応答が必要な、スイッチング電源などの制御は困難で
ある。

【００１９】関連技術例は、このような状況に対処する
ためなされたもので、高周波で、かつ複数の制御動作が
得られるＰＷＭ信号を生成することを目的とするもので
ある。

【００２０】（関連技術例１）図２３は関連技術例１で
ある“ＰＷＭ信号生成装置”のブロック図である。図に
おいて、１〜６は８ビットラッチ（レジスタ）で、その
出力端子はそれぞれクロックドバッファ１１〜１６を通
じてバス６５に接続されている。また、ラッチ１，２の
出力は、インバータ５５，５４によりそれぞれの信号が
反転され、バス６４に供給されている。ラッチ７，８の
出力端子はそれぞれクロックドバッファ１９，２０を通
じてバス６４に接続されている。ラッチ１〜８の入力端
子はそれぞれバス７５に接続されている。

【００２１】バスライン６４，６５はそれぞれアダー
（加算器）６３の異なった組の入力端子に接続され、ア
ダー６３の出力端子はバス６６を介してラッチ９，１０
の入力端子、およびクロックドバッファ７４を通じてバ
ス７５に接続されている。バス７５は、クロックドバッ
ファ２５を通じてＣＰＵバス７３に接続されている。

【００２２】ラッチ９，１０の出力端子は、それぞれバ
ス６７，６８を介しクロックドバッファ２３，２４を通
じてバス６９に接続されているのと同時に、クロックド
バッファ２２，２１を通じてバス６４に接続されてい
る。２６はアップ（以下ＵＰと記す）フリーランカウン
タで、カウント出力端子はバス７０を介してディジタル
コンパレータ２７の一方の組の入力端子に接続されてい
る。ディジタルコンパレータ２７の他方の組の入力端子
は、バス６９に接続されている。

【００２３】２９，３０は同期型Ｔフリップフロップ
（以下ＴフリップフロップをＴＦＦと記す）で、トグル
動作をする。そのそれぞれのＱ出力端子は、それぞれＰ
ＷＭ１・ＯＵＴ，ＰＷＭ２・ＯＵＴの出力端子に接続さ
れている。また、そのクロック入力端子はＴＳＥＴバー
（反転信号を示す上線が使えないので“バー”で示して
いる、以下同じ）信号線に接続され、データ入力端子
は、それぞれ２入力アンドゲート４１，４２の出力端子
に接続されている。２入力アンドゲート４１，４２の入
力端子の一つはともに、ディジタルコンパレータ２７の
出力端子に接続されている。２入力アンドゲート４１，
４２の残りの入力端子は、ＳＵＭ１Ｏ，ＳＵＭ２Ｏ信号
線に接続されている。

【００２４】３１，３２はＤラッチで、データ入力端子
Ｄはアダー６３のキャリ出力端子に接続されている。ま
た、ラッチ信号入力端子は、それぞれ２入力アンドゲー
ト３８，３９の出力端子に接続されている。２入力アン
ドゲート３８，３９のそれぞれの一方の入力端子には、
アダー６３のクロック入力端子に加わるＴＳＥＴ信号線
が接続されていて、他方の入力端子にはそれぞれＰＭ１
ＯＦＳ，ＰＭ２ＯＦＳの信号線が接続されている。

【００２５】Ｄラッチ３１，３２のＱ出力端子はそれぞ
れ２入力アンドゲート３５，３６の一方の入力端子及び
インバータ５６，５７の入力端子に接続されている。

【００２６】５１はアナログコンパレータで、その−端
子入力に、一端が接地された基準電源５２の出力端子が
接続され、＋入力端子は外部制御回路の制御情報検出回
路の信号ＦＢＩＮ１が入力されている。また、アナログ
コンパレータ５１の出力端子は、ＤＦＦ２８のデータ入
力端子Ｄに接続され、Ｑバー出力端子が２入力ゲート３
３の一方の入力端子に接続され、Ｑ出力端子が２入力ゲ
ート３４の一方の入力端子に接続されている。また、２
入力ゲート３３，３４の他方の入力端子は、ともに、Ｐ
Ｍ１ＯＮＳ信号線に接続されている。

【００２７】２入力ゲート３３，３４の出力端子はそれ
ぞれ２入力オアゲート８１，８２の一方の入力端子に接
続されていると同時に、１Ｈ検知回路６１のＵＰ１，Ｄ
Ｗ１信号入力端子にもそれぞれ接続されている。

【００２８】５１−２はアナログコンパレータで、コン
パレータ５１と同様に、その−入力端子に一端が接地さ
れた基準電源５２−２の出力端子が接続され、＋入力端
子は外部制御回路の制御情報検出回路の信号ＦＢＩＮ２
が入力されている。また、アナログコンパレータ５１−
２の出力端子は、ＤＦＦ２８−２のデータ入力端子Ｄに
接続され、ＤＦＦ２８−２のＱバー出力端子が２入力ア
ンドゲート３３−２の一方の入力端子に接続され、Ｑ出
力端子が２入力アンドゲート３４−２の一方の入力端子
に接続されている。また、２入力アンドゲート３３−
２，３４−２の他方の入力端子は、ともに、ＰＭ２ＯＮ
Ｓ信号線に接続されている。また、２入力アンドゲート
３３−２，３４−２の出力端子はそれぞれ２入力オアゲ
ート８１，８２の一方の入力端子に接続されていると同
時に、１Ｈ検知回路６２のＵＰ２，ＤＷ２信号入力端子
にもそれぞれ接続されている。

【００２９】２入力オアゲート８１，８２の出力端子
は、それぞれクロックドバッファ２０，１９の信号制御
端子に接続されている。

【００３０】２入力アンドゲート３５，３６の一方の入
力端子は、それぞれＣＨＧ１ＯＮ，ＣＨＧ２ＯＮの信号
線に接続され、その出力端子は、それぞれクロックドバ
ッファ１１，１２のコントロール端子に接続されてい
る。

【００３１】ＰＷＭ１ラッチ９，ＰＷＭ２ラッチ１０の
制御信号入力端子はそれぞれ２入力アンドゲート４０，
３７の出力端子に接続されている。また、２入力アンド
ゲート４０，３７の一方の入力端子は、ともにＴＳＥＴ
信号線が接続され、他方の入力端子はそれぞれＣＨＧ
１，ＣＨＧ２の信号線が接続されている。

【００３２】４７，４８は２入力アンドゲートで、一方
の入力端子には、それぞれＣＨＧ１ＯＮ，ＣＨＧ２ＯＮ
の信号線が接続されている。また、他方の入力端子に
は、それぞれインバータ５６，５７の出力端子に接続さ
れている。４９，５０は、３入力オアゲートでその一入
力端子はそれぞれ２入力アンドゲート４７，４８の出力
端子に接続されている。他の２本の入力端子にはそれぞ
れ、３入力オアゲート４９にはＰＭ１ＯＦＳ，ＰＭ１Ｏ
ＮＳの信号線が、３入力オアゲート５０には、ＰＭ２Ｏ
ＦＳ，ＰＭ２ＯＮＳの信号線が接続されている。そし
て、３入力オアゲート４９，５０の出力端子はそれぞれ
クロックドバッファ１３，１４のコントロール端子に接
続されている。

【００３３】２入力アンドゲート４３，４４の一方の入
力端子には、ともにＴＳＥＴ信号線が接続されている。
また、他方の入力端子はそれぞれＰＭ１ＯＮＳ，ＰＭ２
ＯＮＳの信号線が接続されている。また、２入力アンド
ゲート４３，４４の出力端子はそれぞれ２入力オアゲー
ト４５，４６の一方の入力端子に接続されている。また
２入力オアゲート４５，４６の他方の入力端子にはそれ
ぞれＯＮ１ＳＥＴ，ＯＮ２ＳＥＴ信号線が接続されてい
る。また、２入力オアゲート４５，４６の出力端子は、
それぞれラッチ３，４のラッチ入力端子に接続されてい
る。

【００３４】ラッチ１，２，５，６のラッチ制御端子に
は、それぞれＭＡＸＳＥＴ１，ＭＡＸＳＥＴ２，ＣＰＵ
ＳＥＴ１，ＣＰＵＳＥＴ２の信号線が接続されている。
また、クロックドバッファ１５，１６，１７，１８，２
１，２２，２３，２４のコントロール端子には、それぞ
れＰＭ１ＯＦ０，ＰＭ２ＯＦ０，ＰＭ２ＯＦＳ，ＰＭ１
ＯＦＳ，ＣＨＧ２，ＣＨＧ１，ＳＵＭ１Ｏ，ＳＵＭ２Ｏ
の信号線が接続されている。

【００３５】クロックドバッファ２５，７４のコントロ
ール端子には、それぞれＤラッチ８０のＱ出力，Ｑバー
出力端子が接続されている。８０はＣＰＵのフラグであ
り、そのラッチ入力端子Ｌにアドレス信号が入力され、
データ入力端子ＤにフラグへのセットデータがＣＰＵか
らセットできるよう信号線が接続されている。

【００３６】５３は、前述の各信号線の信号を生成する
タイミング生成回路であり、５８，５９，６０はその構
成要素の一部である。９１が基本クロック入力端子で、
２分周回路５９の入力端子とディレー回路６０の入力端
子に接続されている。ディレー回路６０の出力端子が、
ＴＳＥＴ信号線に接続されていると同時に、インバータ
５８の入力端子に接続されている。２分周回路５９の出
力端子は、フリーランカウンタ２６のクロック入力端子
に接続されている。また、インバータ５８の出力端子が
ＴＳＥＴバー信号線に接続されている。また、タイミン
グ回路５３は、ＤＦＦ２９，３０のＱ出力信号からの入
力端子を持っている。なお、ディレー回路６０が生成可
能なディレー時間は、φ／２からφ未満の時間とする。

【００３７】６１，６２は、ディジタル値の１Ｈ検知回
路で、それぞれその入力端子がラッチ３，４の出力バス
に接続されている。また、両者の制御信号入力端子にと
もに、前述のようにＤＦＦ２８，２８−２の出力信号が
入力されている。また、１Ｈ検知回路６１，６２の出力
信号線が、それぞれラッチ３，４のリセット入力端子に
接続されている。なお、インバータ５４，５５は詳しく
は図２４のとおりに構成されている。また、ラッチ３，
４がリセットされると、それぞれその出力は１にセット
される。

【００３８】次に本関連技術例の動作について説明す
る。

【００３９】その動作を、その基本タイミングを示す図
２５、及び処理シーケンスの大略を記述した図２６を参
照し説明する。図２３のブロック図には記載してない
が、本関連技術例の動作スタート時には、フリップフロ
ップ，カウンタは、０Ｈ（１６進数の零）にリセットさ
れるものとする。

【００４０】ＵＰフリーランカウンタ２６は、０から１
ずつカウントアップしＦＦＨになると０になるよう動作
する。パルス生成の基本原理は、従来例と同じで、生成
するＰＷＭ信号パルスのオンデータ，オフデータを、パ
ルス１（ＰＷＭ１・ＯＵＴに生成するＰＷＭ信号）の場
合には、ＰＷＭ１ラッチ９のデータが、ＵＰフリーラン
カウンタ２６の値に一致する度に、一致したときのＵＰ
フリーランカウンタ２６の値と、生成するパルスのオン
データ、またはオフデータとを交互に、アダー６３で和
をとり、その結果を再び、ラッチ９にセットし、その値
とＵＰフリーランカウンタ２６の値とを比較し、この手
続きを繰り返す。そのとき、加えるオンデータ，オフデ
ータは、それぞれラッチ３，５にあり、それぞれＣＨＧ
１ＯＮ，ＰＭ１ＯＦ０のタイミングで、クロックドバッ
ファ１３，１５がスルーとなってアダー６３でラッチ９
の内容と和演算し、その結果をラッチ９に再びセットす
る。

【００４１】ＰＷＭ１に関する処理手順の簡単なフロー
チャートを図２６に示す。

【００４２】同様に、パルス２（ＰＷＭ２・ＯＵＴに生
成するＰＷＭ信号）の場合には、ＰＷＭ２ラッチ１０の
データがＵＰフリーランカウンタ２６の値に一致する度
に、一致したときのＵＰフリーランカウンタ２６の値
と、生成するパルスのオンデータ、またはオフデータを
交互に、アダー６３で和をとり、その結果を再び、ラッ
チ１０にセットし、その値とＵＰフリーランカウンタ２
６の値とを比較し、この手続きを繰り返す。そのとき、
加えるオンデータ，オフデータは、それぞれラッチ４，
６にあり、それぞれＣＨＧ２ＯＮ，ＰＭ２ＯＦ０のタイ
ミングで、クロックドバッファ１４，１６がスルーとな
ってアダー６３でラッチ１０の内容と和演算し、その結
果をラッチ１０に再びセットする。

【００４３】タイミング的にはラッチ９とカウンタ２６
のディジタルの一致比較と同じタイミングで、ラッチ１
０のデータと、ラッチ４または６のデータとの和演算を
アダー６３で実行し、その結果を再び、ラッチ１０にセ
ットできるタイミング設計になっており、同様に、ラッ
チ１０とカウンタ２６のディジタルの一致比較と同じタ
イミングで、ラッチ９のデータと、ラッチ３または５の
データとの和演算をアダー６３で実行し、その結果を再
び、ラッチ９にセットできるタイミング設計となってい
る。ただし、これらの和演算処理は、必ずＰＷＭ１・Ｏ
ＵＴ，ＰＷＭ２・ＯＵＴの出力値が反転したすぐ次のタ
イミングやコンパレータの一致信号の生じぬタイミン
グ、即ち、図２５に示す、ＣＨＧ１ＯＮ，ＣＨＧ２Ｏ
Ｎ，ＰＭ１ＯＦ０，ＰＭ２ＯＦ０のタイミングでのみ実
行される。

【００４４】これらの制御のために、クロックドバッフ
ァ１３，１４，１５，１６，２１，２２，２３，２４が
適宜切換え制御する必要があり、その基本的制御信号
は、図２５にタイムチャートとして示す。具体的には、
それぞれＣＨＧ１ＯＮ，ＣＨＧ２ＯＮ，ＰＭ１ＯＦ０，
ＰＭ２ＯＦ０，ＣＨＧ２，ＣＨＧ１，ＳＵＭ１Ｏ，ＳＵ
Ｍ２Ｏである。また、アダー６３はＴＳＥＴ信号の立上
がりのタイミング毎にその入力端子に加わる信号の和の
結果をその出力にセットし、その値をバスライン６６上
に出力するよう動作する。即ち、通常のアダーとＤＦＦ
を１つのモジュールにした構成となっている。さらにラ
ッチ９には、ＴＳＥＴ，ＣＨＧ１の論理積した制御信号
が２入力アンドゲート４０を通じて与えられ、ラッチ１
０には、ＴＳＥＴ，ＣＨＧ２の論理積した信号が２入力
アンドゲート３７を通じて与えられている。また、クロ
ックドバッファ２３，２４には、それぞれＳＵＭ１Ｏ，
ＳＵＭ２Ｏの制御信号が与えられ、前述の複雑な制御を
時分割で動作可能としている。

【００４５】なお、ＣＨＧ１，ＣＨＧ２は、それぞれＰ
ＷＭ１・ＯＵＴ，ＰＷＭ２・ＯＵＴが反転したすぐ次の
ＴＳＥＴの１周期（例えば、ＴＳＥＴが３２ＭＨｚクロ
ックであれば、３１．２５ｎｓｅｃ）のタイミングをさ
し、ＣＨＧ１＝ＣＨＧ１ＯＮ＋ＰＭ１ＯＦ０，ＣＨＧ２
＝ＣＨＧ２ＯＮ＋ＰＭ２ＯＦ０である。

【００４６】ディジタルコンパレータ２７の比較結果は
信号線７１に出力され、２入力アンドゲート４１，４２
の出力信号をＴＦＦ２９，３０のＴ入力に、ＴＳＥＴバ
ーのタイミングでサンプリングして与え、その出力を反
転させることで、ＰＷＭ１・ＯＵＴ，ＰＷＭ２・ＯＵＴ
の出力端子に正しいＰＷＭ信号が出力される。

【００４７】なお、説明の都合上、図２３の全てのラッ
チ，カウンタ，ディジタルコンパレータ，アダーは、８
ビットとしているが、適宜のビットサイズで実施でき
る。また、図２５のタイミング例は、ＰＷＭ１ラッチ
３，ＰＷＭ２ラッチ４に、それぞれ３Ｈのデータがセッ
トされているときのものである。

【００４８】また、各回路の初期値は、ＣＰＵがフラグ
８０をオンとして、クロックドバッファ２５をスルーの
状態にし、クロックドバッファ７４をハイインピーダン
ス状態とし、そのうえでＣＰＵは、アドレス信号とスト
ロボ信号よりつくられたデータセット信号を信号線ＭＡ
ＸＳＥＴ１，ＭＡＸＳＥＴ２，ＯＮ１ＳＥＴ，ＯＮ２Ｓ
ＥＴ，ＣＰＵＳＥＴ１，ＣＰＵＳＥＴ２に加え、バス７
３，７５を通してラッチ１，２，３，４，５，６に、そ
れぞれ初期データをセットする。その後、ＣＰＵは、フ
ラグ８０に０を書き、クロックドバッファ７４をスルー
に、クロックドバッファ２５をハイインピーダンス状態
にする。

【００４９】次に、ＰＷＭ信号パルスのオン幅の制御に
ついて説明する。この制御は、ディジタルコンパレータ
２７の一致の生じない、ＰＷＭ信号がオフ（０）のタイ
ミング中のＰＷ１ＯＮＳ，ＰＭ２ＯＮＳを使用してアダ
ー６３を利用して演算している。

【００５０】ＰＷＭ１・ＯＵＴのオン幅の制御は、アナ
ログコンパレータ５１の比較基準電圧Ｖｒｅｆｌの値に
対する外部フィードバック信号ＦＢＩＮ１値が、Ｖｒｅ
ｆ１＜ＦＢＩＮ１の時には、ＰＷＭ１・ＯＵＴのオン幅
を小さくしＦＢＩＮ１の値を小さくするようにし、Ｖｒ
ｅｆ１＞ＦＢＩＮ１の時には、ＰＷＭ１・ＯＵＴのオン
幅を大きくしＦＢＩＮ１の値を大きくするようなフィー
ドバック制御をするようになっている。

【００５１】なお、アナログコンパレータ５１の出力値
は、ＤＦＦ２８にＣＭＰ・ＣＬＫ１（ＰＭ１ＯＦＳで代
用可能）に同期してサンプリングされ、その出力がＨの
時にはＤＦＦ２８のＱ出力がＨとなり、Ｌの時は、Ｑ出
力にＬがサンプリングされる。

【００５２】そして、ＤＦＦ２８のＱ出力がＨの時は、
ゲート３３，３４，８１，８２により、ＰＭ１ＯＮＳの
信号がＨになるタイミングでクロックドバッファ１９が
選択されスルーとなり、クロックドバッファ２０がハイ
インピーダンス状態となり、逆にＤＦＦ２８のＱ出力が
Ｌの時には、ゲート３３，３４，８１，８２により、Ｐ
Ｍ１ＯＮＳの信号がＨになるタイミングでクロックドバ
ッファ２０が選択されスルーとなり、クロックドバッフ
ァ１９がハイインピーダンス状態となる。

【００５３】即ち、オン幅を増やす時には、ラッチ８の
０１Ｈが書かれたレジスタ値とラッチ３の値の和をと
り、それを再び、ラッチ３に値を書込み、ラッチ３の値
を１増やすように制御される。また、オン幅を減らす時
には、ラッチ７のＦＦＨの書かれたレジスタ値とラッチ
３の和をとり、それを再び、ラッチ３に値を書込み、ラ
ッチ３の値を１減らすように制御する。

【００５４】同様に、ＰＷＭ２・ＯＵＴのオン幅の制御
は、アナログコンパレータ５１−２の比較基準電圧Ｖｒ
ｅｆ２の値に対する外部フィードバック信号ＦＢＩＮ２
値が、Ｖｒｅｆ２＜ＦＢＩＮ２の時には、ＰＷＭ２・Ｏ
ＵＴのオン幅を小さくしＦＢＩＮ２の値を小さくするよ
うにし、Ｖｒｅｆ２＞ＦＢＩＮ２の時には、ＰＷＭ２・
ＯＵＴのオン幅を大きくしＦＢＩＮ２の値を大きくする
ようなフィードバック制御をするようになっている。

【００５５】なお、アナログコンパレータ５１−２の出
力値は、ＤＦＦ２８−２にＣＰＭ・ＣＬＫ２（ＰＭ２Ｏ
ＦＳの信号で代用可能）に同期してサンプリングされ、
その出力がＨの時にはＤＦＦ２８−２のＱ出力がＨとな
り、Ｌの時は、Ｑ出力にＬがサンプリングされる。

【００５６】そして、ＤＦＦ２８−２のＱがＨの時は、
ゲート３３−２，３４−２，８１，８２により、ＰＭ２
ＯＮＳの信号がＨになるタイミングでクロックドバッフ
ァ１９が選択されスルーとなり、クロックドバッファ２
０がハイインピーダンス状態となり、逆にＤＦＦ２８の
Ｑ出力がＬの時には、ゲート３３，３４，８１，８２に
より、ＰＭ１ＯＮＳの信号がＨになるタイミングでクロ
ックドバッファ２０が選択されスルーとなり、クロック
ドバッファ１９がハイインピーダンス状態となる。

【００５７】即ち、オン幅を増やす時には、ラッチ８の
０１Ｈが書かれたレジスタ値とラッチ４の値の和をと
り、それを再び、ラッチ４に書き込み、ラッチ４の値を
１増やすように制御される。また、オン幅を減らす時に
は、ラッチ７のＦＦＨの書かれたレジスタ値とラッチ４
の和をとり、それを再び、ラッチ４に書き込み、ラッチ
４の値を１減らすように制御する。

【００５８】以上の制御のためのタイミングは、ＰＷＭ
１・ＯＵＴのＯＮ幅の制御データの入っているラッチ３
に対しては、ＰＭ１ＯＮＳとＴＳＥＴの信号を２入力ア
ンドゲート４３を通し、さらにオアゲート４５を通して
与えられ、バッファ１３にはオアゲート４９を通じてＰ
Ｍ１ＯＮＳの信号が与えられる。同様にＰＷＭ２・ＯＵ
ＴのＯＮ幅の制御データのはいっているラッチ４に対し
ては、ＰＭ２ＯＮＳとＴＳＥＴの信号を２入力アンドゲ
ート４４を通し、さらにオアゲート４６を通して与えら
れ、バッフア１４にはオアゲート５０を通じてＰＭ２Ｏ
ＮＳの信号が与えられる。なお、ＣＭＰ・ＣＬＫ１は、
ＰＭ１ＯＮＳに同期したサンプリング信号で、同様にＣ
ＭＰ・ＣＬＫ２は、ＰＭ２ＯＮＳに同期したサンプリン
グ信号であればよい。

【００５９】ラッチ８，ラッチ７の値を変えることによ
り、増減するオン幅を適宜に選定できる。

【００６０】次に、パルスの最大値（最大オン幅）リミ
ッタの制御について説明する。この制御もディジタルコ
ンパレータ２７の一致の生じないＰＷＭ信号がオフ
（０）のタイミングを利用しており、具体的には、ＰＭ
１ＯＦＳ，ＰＭ２ＯＦＳを使用してアダー６３を利用し
て演算している。

【００６１】ＰＷＭ１・ＯＵＴの場合、ＰＭ１ＯＦＳの
タイミングで、ラッチ３のレジスタ値とラッチ１のレジ
スタ値（ＰＷＭ１の最大パルス幅値）の反転値がアダー
６３で加算され、その結果にキャリがあれば、Ｄラッチ
３１に１がセットされ、なければ０がセットされる。な
お、そのラッチのタイミングは、ＰＭ１ＯＦＳとＴＳＥ
Ｔ信号がアンドゲート３８を通じて３１に与えられる。
一旦Ｄラッチ３１のＱ出力が１になると、２入力アンド
ゲート４７はオフに、２入力アンドゲート３５はオンと
なり、次のＣＨＧ１ＯＮの信号が入力された時には、ラ
ッチ３の内容のかわりに、ラッチ１のレジスタ値の内容
がバス６５上に出力される。即ち、ラッチ１にセットさ
れているオン幅の最大値にＰＷＭ１・ＯＵＴのオン幅が
常に制御される。

【００６２】即ち、ラッチ１の最大値の幅データの反転
した値とオン幅を和演算すると、オン幅がラッチ１の最
大値の幅のデータより大きくなると、前述の和演算の結
果にキャリが生じることを利用し、この情報をラッチし
て制御する制御手法を用いているためである。

【００６３】Ｄラッチ３１のＱ出力が０の時は、２入力
アンドゲート４７の一方の入力がＨとなり、２入力アン
ドゲート３５がオン禁止状態となり、次のＣＨＧ１ＯＮ
の信号が入力された時には、ラッチ３の内容がそのまま
バス６５上に出力される。

【００６４】それらのバス制御のため、ラッチ１７，１
８、クロックドバッファ１１，１２，１３，１４が、そ
れぞれＰＭ２ＯＦＳ，ＰＭ１ＯＦＳ，ＣＨＧ１ＯＮ，Ｃ
ＨＧ２ＯＮ，ＣＨＧ１ＯＮ，ＣＨＧ２ＯＮに同期して制
御される。なお、５４，５５は、それぞれラッチ２，１
の全てのビットの内容を反転して、それぞれクロックド
バッファ１７，１８を通じてバス６４上に出力するため
のインバータで、詳細を図２４に示す。なお、オン幅の
最小値制御なども同様の手法を用いて容易に実現でき
る。

【００６５】６１，６２は、それぞれＰＷＭ１，ＰＷＭ
２のための最小オン幅検知回路であり、本実施例の場合
では、オン幅の１Ｈを検知してその幅以下にならないよ
うにする回路であり、それぞれラッチ３，４の“１”値
を検知し、かつ、ＤＷ１，ＤＷ２が１で、ＵＰ１，ＵＰ
２が０の時、ラッチ３，４のレジスタを常に１にセット
するように動作し、それぞれＤＷ１，ＤＷ２が１から０
になり、ＵＰ１，ＵＰ２が０から１になるとラッチ３，
４への１のセットを解除するように動作する。

【００６６】ＰＷＭ２・ＯＵＴの場合、ＰＭ２ＯＦＳの
タイミングでラッチ４のレジスタ値とラッチ２のレジス
タ値（ＰＷＭ２最大パルス幅値）の反転値が、アダー６
３で加算され、その結果にキャリがあれば、Ｄラッチ３
２に１がセットされ、なければ０がセットされる。な
お、そのラッチのタイミングは、ＰＭ２ＯＦＳとＴＳＥ
Ｔ信号が２入力アンドゲート３９を通じてＤラッチ３２
に与えられる。一旦Ｄラッチ３２のＱ出力が１になる
と、２入力アンドゲート４８はオフに、２入力アンドゲ
ート３６はオンとなり、次のＣＨＧ２ＯＮの信号が入力
された時には、ラッチ４の内容のかわりに、ラッチ２の
内容がバス６５上に出力される。即ち、常にラッチ２に
セットされているオン幅の最大値にＰＷＭ２・ＯＵＴの
オン幅が制御される。

【００６７】これはラッチ２の最大値の幅のデータの反
転した値とオン幅を和演算すると、オン幅がラッチ２の
最大値の幅のデータより大きくなると、前述の和演算の
結果にキャリが生じることを利用し、この情報をラッチ
して制御する制御方法を用いているためである。

【００６８】Ｄラッチ３２のＱ出力が０の時は、２入力
アンドゲート４８の一方の入力がＨとなり、２入力アン
ドゲート３６がオン禁止状態となり、次のＣＨＧ２ＯＮ
の信号が入力された時には、ラッチ４の内容がそのまま
バス６５上に出力される。

【００６９】なお、５３が以上の動作タイミングを作成
するタイミング回路で、端子９１に基本クロックを与
え、それの２分周器５９で分周された信号線が、ＵＰフ
リーランカウンタ２６のクロック入力端子に接続されて
いる。また、基本クロックをディレー素子６０で遅延さ
れた信号がＴＳＥＴ信号として出力され、それをインバ
ータ５９で反転した信号がＴＳＥＴバーとして使用され
る。それ以外の全てのタイミングはこれらの信号と、Ｐ
ＷＭ１・ＯＵＴ，ＰＷＭ２・ＯＵＴの信号を用いて、タ
イミング回路５３内でディジタル微分の手法で容易に生
成できる。

【００７０】（関連技術例２）図２７は関連技術例２の
ブロック図である。関連技術例１に１００から１０５の
構成要素が加わっただけなので、ここでは共通部分の説
明は省略し、変更部分のみ説明する。

【００７１】１０１，１０２は、２入力アンドゲート
で、ゲート１０１の一方の入力端子はＰＭ２ＯＦ０に接
続され、他方の入力端子は、インバータ１００の出力端
子に接続され、出力端子は、クロックドバッファ１６の
コントロール端子に接続されている。

【００７２】同様に２入力アンドゲート１０２の一方の
入力端子はＰＭ２ＯＦ０に接続され、他方の入力端子
は、信号線１０５を通じてＣＨＡＮＧＥ端子に接続さ
れ、出力端子はクロックドバッファ１０３のコントロー
ル端子に接続されている。インバータ１００の入力端子
も同様に、信号線１０５を通じてＣＨＡＮＧＥ端子に接
続されている。

【００７３】クロックドバッファ１０３の出力端子は、
バスライン６５に接続されている。また、クロックドバ
ッファ１０３の入力端子には、ラッチ４の出力信号がイ
ンバータ１０４で反転して入力されるように接続されて
いる。ただし、ＬＳＢ，ＭＳＢの順序は変わらぬものと
する。

【００７４】次に動作について説明する。

【００７５】ＣＨＡＮＧＥ端子にＣＰＵがＬの信号を送
出している時は、関連技術例１と全く同じなので説明を
省略し、Ｈの時の動作について説明する。

【００７６】この条件では、クロックドバッファ１６の
出力がハイインピーダンス状態となり、クロックドバッ
ファ１０３が動作可能となるように、ゲート１０２，１
０１，１００が働く。この条件では、関連技術例１でＰ
ＷＭ２・ＯＵＴから送出されるパルスのオフ幅が、ラッ
チ６のレジスタ値であったものが、ラッチ４の値の反転
値のものと変わって送出される。このことは、ラッチ４
の値が１増減することによって、その反転値は１減増
し、その和は、常にラッチ４のレジスタ値の最大値に一
致する。即ち、この条件下では、ＰＷＭ２・ＯＵＴの信
号は周波数一定のＰＷＭ信号が送出される。

【００７７】なお、以上の各関連技術例はディジタルカ
ウンタにＵＰカウンタを用いるものであるが、ダウンカ
ウンタを用いて同様に実施することができる。また、外
部信号はフィードバック信号に限定されるものではな
い。また、ラッチのかわりに他にレジスタ，メモリ等の
他のレジスタ手段を用いることができる。

【００７８】以上のように、各関連技術によれば、ハー
ドウエアであるアダーを用いて、複数の制御動作に関す
る演算を時分割で実行しているので、高周波でかつ複数
のＰＷＭ信号を容易に生成することができる。

【００７９】また、ＬＳＩ化する時には、ＬＳＩに向い
た、同一ブロック構造でバス接続構成が可能なことか
ら、回路のチップ面積は例えば２ＣＨのＰＷＭ信号生成
装置を作ろうとすると、従来手法に比較して、５〜７割
の大きさで作ることができ、大幅なコストダウンを実現
することが可能である。また、従来手法では困難なオフ
タイム一定ＰＷＭと、周波数一定のＰＷＭの切換えを非
常に容易に実現でき、ＰＷＭ信号のアプリケーションの
自由度が広がるメリットがある。

【００８０】

【発明が解決しようとする課題】本発明は、前述の関連
技術と同様に、従来例では応答が遅く、高周波で動作可
能で高性能な機能を有する複数のＰＷＭ信号が得られな
いという状況のもとでなされたもので、簡易な回路構成
で、ＰＷＭ信号にて制御される被制御対象の状態に応じ
たオン幅のＰＷＭ信号を、良好に生成する装置を提供す
ることを目的とするものである。

【００８１】

【課題を解決するための手段】前記目的を達成するた
め、本発明では、ＰＷＭ信号生成装置を次の（１）〜
（３）のとおりに構成するものである。（１）所定のクロックパルスをカウントするカウンタ
と、所要のデータが設定されるレジスタ手段と、前記カ
ウンタのカウント値と前記レジスタ手段に設定されたデ
ータとを比較し、それらが一致する度に一致出力を出す
ディジタルコンパレータと、前記ディジタルコンパレー
タの一致出力の都度、当該装置の出力信号の状態を反転
させる出力反転手段と、同じく前記ディジタルコンパレ
ータの一致出力の都度、前記レジスタ手段に前記所要の
データを設定する設定手段とを備えたＰＷＭ信号生成装
置であって、前記設定手段は、ＰＷＭ信号のオン幅およ
びオフ幅を夫々表すオンデータおよびオフデータがセッ
トされるラッチと、前記ラッチにセットされるオンデー
タをＰＷＭ信号にて制御される被制御対象の状態に応じ
て増減する演算手段と、時分割で動作するアダーとを備
え、このアダーにより前記レジスタ手段のデータに前記
ラッチにセットされているオンデータまたはオフデータ
を交互に加算して前記所要のデータを算出し、算出した
所要のデータを前記レジスタ手段に設定するものであ
り、更に、前記ラッチにＰＷＭ信号のオン幅０を表すオ
ンデータがセットされた場合には、前記ラッチにセット
されているオンデータに代えてＰＷＭ信号のオン幅１を
表すオンデータを前記レジスタ手段のデータに加算し、
且つ前記出力反転手段による当該装置の出力信号の状態
の反転動作を禁止するＰＷＭ信号生成装置。（２）前記設定手段は、第１のＰＷＭ信号のオン幅お
よびオフ幅を夫々表すオンデータおよびオフデータがセ
ットされる第1のラッチと、第２のＰＷＭ信号のオン幅
およびオフ幅を夫々表すオンデータおよびオフデータが
セットされる第２のラッチとを備え、前記アダーにより
前記レジスタのデータに前記第１および第２のラッチに
セットされているオンデータまたはオフデータを加算し
て前記第１および第２のＰＷＭ信号に夫々対応する前記
所要のデータを算出する前記（１）記載のＰＷＭ信号生
成装置。（３）前記演算手段は、ＰＷＭ信号にて制御される被
制御対象の状態に応じて、前記アダーにより前記ラッチ
にセットされているオンデータに所定の値を加算してオ
ンデータを増減し、ＰＷＭ信号のオン幅を制御するもの
である前記（１）または（２）記載のＰＷＭ信号生成装
置。

【００８２】

【００８３】

【００８４】

【００８５】

【００８６】

【００８７】

【００８８】

【００８９】

【実施例】以下本発明を実施例により詳しく説明する。

【００９０】（実施例１）図１は実施例１である“ＰＷ
Ｍ信号生成装置”のブロック図である。基本的な構成，
動作は、前述の関連技術例１（図２３）と同じなので、
違うところのみ説明する。

【００９１】関連技術例１に対して、本実施例ではＤＦ
Ｆ４００（８ビット）とオアゲート４０１が追加されて
いる。ＤＦＦ４００のクロックの反転入力端子には、Ｔ
ＳＥＴ信号が入力され、データ入力端子は、フリーラン
カウンタ２６の８ビットの出力端子にそれぞれ接続され
ていて、Ｑ出力端子にバッファ２１，２２の入力端子の
配線が接続されていて、この部分の関連技術例１の２
１，２２の入力結線が変更されている。

【００９２】また、関連技術例１ではアンドゲート４１
の一方の入力端子に直接ディジタルコンパレータ２７の
出力端子が接続されていたものが、本実施例では２入力
オアゲート４０１を通して、接続されるように変更され
ている。オアゲート４０１の他方の入力端子は、外部か
らのトリガ信号ＴＩＭが入力されるトリガ入力端子４０
２に接続されている。

【００９３】つぎに、動作について説明する。

【００９４】外部よりのトリガ信号ＴＩＭが入力されな
いときは、ＤＦＦ４００のない関連技術例１の回路条件
でもかまわないが、いま、一致信号がディジタルコンパ
レータ２７の出力端子に出力されていない時に、外部信
号によりＰＷＭ信号を制御するためトリガ端子４０２に
Ｈ信号を入力すると、コンパレータ２７の値とカウンタ
２６の値が一致しておらず、ＤＦＦ４００のない関連技
術例１の構成では、ラッチ９，１０に再設定する値が不
正確となり、誤動作する。

【００９５】そのため、フリーランカウンタ２６のカウ
ンタ値が１ずつ変化するたびに、ＴＳＥＴの立下がりご
とにＤＦＦ４００にカウンタ値をラッチしておくことに
よって、トリガ入力端子４０２にトリガ信号ＴＩＭを与
えることによって、ＰＷＭ１のオフタイムなどを瞬時に
変化させたとき、アダー６３によって、ＤＦＦ４００の
値と所要のＰＷＭのオンデータまたはオフデータとの和
を算出し、誤動作しないＰＷＭ動作を実現できる。ま
た、ディジタルコンパレータ２７の出力が１になって
も、当然フリーランカウンタ２６のカウンタ値＝ディジ
タルコンパレータ２７のコンパレータ値になったときの
ディジタルコンパレータ２７の値をＤＦＦ４００にラッ
チし、関連技術例１と同じ動作をする。

【００９６】このように、本実施例によれば、外部から
のトリガ信号により、ＰＷＭのオン，オフの状態を瞬時
に反転することができ、ＰＷＭのオンタイムやオフタイ
ムを必要なタイミングで制御可能な制御の自由度が大き
いＰＷＭを実現できる。

【００９７】（実施例２）図２は実施例２である“ＰＷ
Ｍ信号生成装置”の要部のブロック図である。図２にお
いて、かっこ書きは、実施例１（図１）の対応部分を指
している。

【００９８】本実施例は、実施例１の最小オン幅検知回
路６１，６２の変形に関するものである。実施例１の最
小オン幅検知回路６１，６２では、オン幅１Ｈを検知し
てその幅以下にならないようにしているが、本実施例で
は、最小のオン幅を０に制限するものである。具体的に
は、当該ＰＷＭのオン時間の演算時間を確保し、かつコ
ンパレータの比較結果を用い、最小オン幅を０にするよ
うに制御する制御手法である。

【００９９】本実施例における基本的な構成，動作は、
実施例１と同じ、したがって関連技術例１と同じなの
で、関連技術例１との対応関係を示しながら、最小のオ
ン幅制御について説明する。なお、基本的な構成部分を
以下“メイン回路”という。

【０１００】主な信号，符号の対応関係はつぎの通りで
ある。

【０１０１】関連技術例１実施例２ＣＨＧ１ＯＮＨ期間設定信号ＰＭ１ＯＮＳデータ設定信号ＴＳＥＴシステムクロック８＋２０のバッファ１５ａのバッファ７＋１９のバッファ１６ａのバッファ３のレジスタ１ａのＤフリップフロップ１３のバッファ２ａのバッファ５１のコンパレータ８ａのコンパレータ２８のＤフリップフロップ９ａのＤフリップフロップ図２において、１ａは８ビットのＤＦＦ（Ｄフリップフ
ロップ）、２ａは８ビットのバッファ、３ａはＤＦＦ１
ａの上位７ビットのＱ出力を各々の入力端子に入力する
７入力ノアゲート、４ａはインバータ、５ａは２入力ナ
ンドゲート、６ａは被制御電源電圧、７ａは比較基準電
圧、８ａはアナログコンパレータ、９ａはＤＦＦであ
る。１０ａは、７入力ノアゲート３ａ，２入力ナンドゲ
ート５ａ，ＤＦＦ９ａ及びＤＦＦ１ａのＱ０（ＬＳＢ）
出力によってバッファ２ａのＱ０（ＬＳＢ）出力を決定
する、オアゲート２個の出力をアンドして出力する複合
ゲートである。１１ａは、ＦＦ１ａの全Ｑ出力がオール
“Ｌ”の時にＰＷＭ出力を阻止する２入力アンドゲー
ト、１２ａは出力がＦＦ１ａのクロック端子に接続され
る２入力アンドゲート、１３ａはインバータ、１４ａは
出力がバッファ２ａのゲート端子に接続される２入力オ
アゲート、１５ａはコントロールゲートがＨのときＱ０
（ＬＳＢ）の１ビットのみ“Ｈ”を出力するバッファ、
１６ａはコントロールゲートがＨのとき全ビット“Ｈ”
を出力するバッファ、１７ａ，１８ａはそれぞれバッフ
ァ１５ａ，１６ａのコントロールゲート端子に接続され
る２入力アンドゲートである。

【０１０２】さらに接続関係について詳しく説明する。
ナンドゲート５ａの入力にはノアゲート３ａの出力とＦ
Ｆ１ａのＱ０（ＬＳＢ）出力を入力とするインバータ４
ａの出力が接続されており、複合ゲート１０ａの２つの
オアゲートの一方にはノアゲート３ａの出力とＦＦ１ａ
のＱ０（ＬＳＢ）出力が接続されており、もう一方には
ナンドゲート５ａの出力とＤＦＦ９ａのＱ出力が接続さ
れている。そしてアナログコンパレータ８ａの＋入力に
は被制御電源電圧６ａが、−入力には比較基準電圧７ａ
がそれぞれ接続されており、その出力はＤＦＦ９ａのＤ
入力に接続されている。そして、アンドゲート１７ａの
入力にはＤＦＦ９ａのＱバー出力とデータ設定信号が接
続されており、アンドゲート１８ａの入力にはＤＦＦ９
ａのＱ出力とデータ設定信号が接続されている。そし
て、バッファ１５ａのＤ０入力とバッファ１６ａの全入
力（Ｄ０〜Ｄ７）はＶＤＤにプルアップされており、バ
ッファ１５ａのＤ１〜Ｄ７入力はＶＳＳにプルダウンさ
れている。なお、上記バッファ１５ａ，１６ａ，２ａ
は、そのゲートがＨのときは入力端子の信号がそのまま
出力され、Ｌのときは出力がＨインピーダンス状態にな
るバッファである。

【０１０３】以下、図３を参照し、本実施例の動作につ
いて説明する。

【０１０４】ＦＦ１ａのデータ０１Ｈによって、最小パ
ルス幅が出力された後（ｔ１，ａ参照）、ＰＷＭＯＵＴ
が“Ｌ”の間に、データ設定信号出力時に、ノアゲート
３ａとナンドゲート５ａの“Ｈ”の出力で複合ゲート１
０ａが“Ｈ”を出力し、バッファ２ａからデータ０１Ｈ
が出力される（ｔ２，ｅ，ｈ参照）。同時にＤＦＦ９ａ
の出力によってバッファ１５ａか１６ａどちらかが開
き、０１ＨまたはＦＦＨのデータが６４のバス上に出力
され、それがメイン回路においてバッファ２ａのデータ
０１Ｈに加算される。

【０１０５】この時、ＰＷＭのオンタイムを減少させる
よう比較基準電圧７ａ・Ｖｒｅｆより被制御電源電圧６
ａ・Ｖｉｎの方が高く、ＤＦＦ９ａのＱ出力が“Ｈ”と
すると、バッファ１６ａが開き、６４のバス上にＦＦＨ
が出力されその結果、０１Ｈ＋ＦＦＨ＝００Ｈというパ
ルス幅を縮める演算が行われデータ００Ｈが、システム
クロックの立ち下がりによってＦＦ１ａに設定される
（ｔ３，ｃ，ｇ参照）。ただし、このときのキャリは無
視する。また、データ設定信号は、システムクロックの
立ち下がりに同期し変化する信号であり、その変化は多
少のディレーがあるものとする。このデータ００Ｈが、
次のＰＷＭの立ち上がりと同時に出力されるＨ期間設定
信号によって、そのままバッファ２ａから出力される
と、メイン回路においてカウンタ値＋００Ｈの演算が行
われ、フリーランカウンタ２６が再び該カウンタ値を出
力するまで、最長のパルスが出力されてしまう。そこ
で、本実施例では、ノアゲート３ａおよびＤＦＦ９ａ，
複合ゲート１０ａによってバッファ２ａの出力を０１Ｈ
としてＰＷＭに最小パルス幅を出力させるが、その時、
ナンドゲート５ａが“Ｌ”を出力するためＰＷＭＯＵＴ
は出力されない（ｔ４，ａ，ｄ，ｈ参照）。そして、次
のデータ設定信号出力時に、再びＤＦＦ９ａのＱが
“Ｈ”を出力したとすると、この“Ｈ”出力とノアゲー
ト３ａの“Ｈ”出力で複合ゲート１０ａが“Ｈ”を出力
し、バッファ２ａからデータ０１Ｈが出力され、前述と
同様の演算によって、再びデータ００ＨがＦＦ１ａに設
定される（ｔ５，ｅ，ｇ，ｈ参照）。そして、次のＰＷ
Ｍ立ち上がり時も、前述と同様の動作によってＰＷＭＯ
ＵＴは出力されない（ｔ６，ａ，ｂ，ｄ参照）。このよ
うにして、本実施例での最小値リミッタ動作が遂行され
る。

【０１０６】その後、次のデータ設定信号出力時にＰＷ
Ｍのオンタイムを増加させるよう、被制御電源電圧６ａ
・Ｖｉｎが比較基準電圧７ａ・Ｖｒｅｆより小となり、
ＤＦＦ９ａのＱ端子が“Ｌ”を出力したとすると、この
“Ｌ”出力とナンドゲート５ａの“Ｌ”出力で複合ゲー
ト１０ａが“Ｌ”を出力し、バッファ２ａからデータ０
０Ｈが出力される（ｔ７，ｅ，ｆ，ｈ参照）。同時に、
ＤＦＦ９ａのＱバー出力“Ｈ”によってバッファ１５ａ
が開き、そこから０１Ｈが６４のバス上に出力され、メ
イン回路において００Ｈ＋０１Ｈ＝０１Ｈの演算が行わ
れ、データ０１ＨがＦＦ１ａに設定される。そして、次
のＰＷＭ立ち上がり時に、Ｈ期間設定信号によって、メ
イン回路においてカウンタ値＋０１Ｈの演算が行われ、
ＰＷＭは最小パルス幅０１Ｈを出力し、この時ナンドゲ
ート５ａは“Ｈ”を出力するので、ＰＷＭ出力はアンド
ゲート１１ａで阻止されることなくそのままＰＷＭＯＵ
Ｔとして出力される（ｔ８，ａ，ｂ，ｄ，ｈ参照）。よ
って、最小値リミッタ動作の後、最小パルス幅０１Ｈを
もって通常動作に復帰する動作が可能となる。

【０１０７】以上のように、本実施例によれば、被制御
電源のフィードバック情報に対し、オンタイムを最小０
にすることのできる忠実な最小値リミッタ動作が実現で
きる。

【０１０８】（実施例３）図４は実施例３である“ＰＷ
Ｍ信号生成装置”の要部のブロック図であり、図６は全
体のブロック図である。正確には、図６に図４の部分を
追加変更しており、その共通部分にはかっこ書きで図６
の名称，符号を付してあり、かっこ書きのない部分は新
たに付加された部分である。

【０１０９】本実施例は、実施例１，２のＰＷＭ１ＯＵ
Ｔで生成されるＰＷＭ信号をメインＰＷＭ信号とし（以
下メインＰＷＭという）メインＰＷＭ信号に同期したＰ
ＷＭ（以下メイン同期サブＰＷＭという）信号を生成す
るものである。

【０１１０】本実施例装置は、たとえば、１個のトラン
スを有するスイッチング電源で安定化した低圧出力と高
圧出力を供給する場合に応用できる。この場合、スイッ
チング電源の１次側スイッチング素子をメインＰＷＭで
オン，オフし、低圧の２次巻線から安定化した低圧を供
給し、高圧の２次巻線に接続した２次側スイッチング素
子をメイン同期サブＰＷＭでオン，オフし、この高圧の
２次巻線から安定化した高圧出力を供給するようにす
る。メイン同期サブＰＷＭはメインＰＷＭに同期してい
るので、２次側スイッチング素子を無電圧状態でオン，
オフするように回路を構成でき、２次側スイッチング素
子の損失を低減できる。

【０１１１】本実施例における基本的な構成，動作は、
実施例１，実施例２と同じ、したがって関連技術例１と
同じなので、関連技術例１との対応関係を示しながら、
メイン同期サブＰＷＭ信号の生成について説明する。な
お基本的な構成部分をメイン回路という。

【０１１２】図４において、１ｂは８ビットのプリセッ
タブルバイナリアップカウンタ（以後カウンタと称
す）、２ｂはそれと同一ビット長のレジスタで、このレ
ジスタ２ｂの８ビットＤ入力端子にはメイン回路のアダ
ー６３の出力が供給されており、その出力は８ビットの
クロックドバッファ３ｂを介してメイン回路のアダー６
３の入力バス６５に供給されている。４ｂはレジスタ２
ｂに設定されたデータの反転データをカウンタ１ｂのデ
ータ入力端子にロードするための８ビットのインバータ
で、入力のＤ０〜Ｄ７端子が、それぞれレジスタ２ｂの
Ｑ０〜Ｑ７出力端子に接続され、また出力のＱ０〜Ｑ７
は、プリセッタブルバイナリカウンタ１ｂのＤ０〜Ｄ７
入力端子にそれぞれ接続されている。５ｂは外部トリガ
を検出するためのＲＳフリップフロップ（以下ＲＳＦＦ
という）、６ｂはオアゲート、７ｂはカウンタ１ｂのデ
ータ入力端子へのデータロード解除とクロックの立ち上
がりが同時タイミングとなるのを防ぐためのラッチ、８
ｂはインバータ、９ｂはシステムクロックを分周してカ
ウンタ１ｂにクロックを与えるためのＤＦＦ、１０ｂは
被制御電源電圧Ｖｉｎ、１１ｂは１０ｂの比較対象とな
る基準電圧Ｖｒｅｆ、１２ｂはアナログコンパレータ、
１３ｂはＤＦＦ、１４ｂは最大最小リミット制御の際に
レジスタ２ｂへのクロック入力を阻止するための２入力
アンドゲート２個の出力をノアして出力する複合論理ゲ
ート、１５ｂはレジスタ２ｂにクロックを与えるための
３入力アンドゲート、１６ｂはラッチ７ｂのＱ出力とカ
ウンタ１ｂのキャリ出力のアンドをとる２入力アンドゲ
ート、１７ｂはメイン同期サブＰＷＭを出力するＲＳＦ
Ｆである。また、２４ｂは、入力がＣＲＹＯＵＴに接続
されたインバータである。

【０１１３】それらの接続関係は以下の通りである。Ｒ
ＳＦＦ５ｂのＳ入力端子は外部トリガ入力端子（ＭＳＴ
ＲＧ）に接続され、Ｒ入力端子はメインＰＷＭＬ期間
設定信号線（ＰＭ１ＯＦ０）に接続され、Ｑ出力は２入
力オアゲート６ｂの一方の入力端子に接続され、６ｂの
他の入力端子はメインＰＷＭ（ＰＷＭ１ＯＵＴ）信号線
に接続されている。６ｂの出力端子はＤラッチ７ｂのＤ
入力端子に接続されている。Ｄラッチ７ｂのクロック入
力端子はメイン回路カウンタクロック（ＳＵＭ２０）信
号線に接続されている。ＤＦＦ７ｂのＱ出力端子はカウ
ンタ１ｂのロード端子と、２入力アンドゲート１６ｂの
一方の入力端子に接続されている。１６ｂの他方の入力
端子はカウンタ１ｂのＣＡＲＲＹ信号出力端子に接続さ
れ、１６ｂの出力端子はＲＳＦＦ１７ｂのＳ入力端子に
接続されていて、１７ｂのＲ入力端子はメインＰＷＭ
Ｌ期間設定信号線（ＰＭ１ＯＦ０）に接続されている。
また、１７ｂのＱ出力端子はメイン同期サブＰＷＭの信
号出力端子である。カウンタ１ｂのＣＬＯＣＫ入力端子
は、ＤＦＦ９ｂのＤ入力端子とＱバー出力端子に接続さ
れている。ＤＦＦ９ｂのクロック入力端子はインバータ
８ｂの出力端子に接続されていて、８ｂの入力端子はシ
ステムクロック（ＴＳＥＴ）に接続されている。

【０１１４】レジスタ２ｂのクロック入力端子は３入力
アンドゲート１５ｂの出力端子に接続されていて、１５
ｂの一入力端子には、システムクロック（ＴＳＥＴ）が
入力されている。

【０１１５】また、１５ｂの他の一入力端子には複合論
理ゲート１４ｂの出力端子が接続されていて、１５ｂの
もう一入力端子にはデータ設定信号（ＰＭ１ＯＮＳＳ）
が接続されている。このデータ設定信号（ＰＭ１ＯＮＳ
Ｓ）は、さらに、クロックドバッファ３ｂのコントロー
ルゲートの入力端子、およびＤＦＦ１３ｂのクロック入
力端子に接続されている。

【０１１６】複合論理ゲート１４ｂの２個の２入力端子
を有するアンドゲートの一方のアンドゲートの入力端子
には、ＤＦＦ１３ｂのＱ出力端子と、メイン回路のアダ
ーのキャリ出力端子（ＣＲＹＯＵＴ）に接続されてい
て、もう一方のアンドゲートの入力端子にはＤＦＦ１３
ｂのＱバー出力端子とインバータ２４ｂの出力端子に接
続されている。インバータ２４ｂの入力端子はメイン回
路のアダーのキャリ出力端子（ＣＲＹＯＵＴ）に接続さ
れている。ＤＦＦ１３ｂのＱ出力端子はＳＴ１信号とし
て、またＱバー出力端子はＳＴ１Ｂ信号として実施例３
のブロックの同じ信号線に接続されている（図６の上部
中央参照）。１３ｂのＤ入力端子にはアナログコンパレ
ータ１２ｂの出力端子が接続されていて、１２ｂの−入
力端子には、一端が接地されている比較基準電圧Ｖｒｅ
ｆの出力端子に接続されていて、＋入力端子には、被制
御電源電圧Ｖｉｎが入力されている。

【０１１７】以下、図５のタイミングチャートを参照
し、本実施例の構成の動作を説明する。システムリセッ
ト後複合論理ゲート１４ｂの出力がＨの条件下で、８ビ
ットレジスタ２ｂの各ビットのＱ出力は全て“Ｌ”とな
り、インバータ４ｂを介してカウンタ１ｂの各ビットに
は全て“Ｈ”が加わり、リセット後ＤＦＦ７ｂのＱ出力
がＬのためＣＬＯＣＫ入力端子の信号がＬ→Ｈに変化す
ることによってそれがカウンタ１ｂ中にロードされる。
そして、オアゲート６ｂにメインＰＷＭの出力“Ｈ”ま
たは外部トリガによるＲＳＦＦ５ａのＱ出力“Ｈ”が入
力されるタイミングで、メイン回路のフリーランカウン
タ２６のクロックの立ち上がりに同期して、ラッチ７ｂ
のＱ出力が“Ｈ”となり、カウンタ１ｂのロード入力端
子がＬ→Ｈとなる。そして、ＴＳＥＴに同期して１ｂの
クロック端子に入力されるクロックに同期して、カウン
タ１ｂがアップし、キャリが出力された時点でアンドゲ
ート１６ｂが“Ｈ”を出力し、ＲＳＦＦ１７ｂによって
メイン同期サブＰＷＭが“Ｈ”となる（ｔ１，ｂ，ｄ，
ｇ，ｈ参照）。図５のチャートは、システムリセット直
後でなく、レジスタ２ｂが０１Ｈ時の条件のものであ
る。システムリセット直後は、ｔ１のイベントがｔ０で
生じる。その後、メインＰＷＭの立ち下がりに同期して
発生するメインＰＷＭ“Ｌ”期間設定信号によって、Ｒ
ＳＦＦ５ｂ，１７ｂがリセットされ、メイン同期サブＰ
ＷＭは“Ｌ”となる（ｔ２，ａ，ｅ，ｈ参照）。同時に
カウンタ１ｂは再びロード状態となる。そして、データ
設定信号によってバッファ３ｂのゲートが開き、レジス
タ２ｂの設定データが、メイン回路のアダー６３に入力
され、アダー６３による演算後その新しいデータが、レ
ジスタ２ｂの入力に印加されて、アンドゲート１５ｂの
出力の立ち下がりによって、レジスタ２ｂにラッチされ
る。このレジスタ２ｂに設定される演算後のデータはア
ナログコンパレータ１２ｂの出力であるＤＦＦ１３ｂの
Ｑ出力によってメイン回路において演算前のデータより
大きくなるか小さくなるか決定されるが、今簡単のため
に、メインＰＷＭがアップもダウンもしない状態を考え
ると、インバータ４ｂによって設定データは全て反転さ
れるので、設定データが増加するとカウンタ１ｂのカウ
ント開始時刻からキャリ端子上にキャリの発生時刻が遅
くなり、メインＰＷＭの立ち上がり時刻に対してメイン
同期サブＰＷＭの立ち上がり時刻は遅くなる。逆に、設
定データが減少すると前記時刻は早くなる。メイン同期
サブＰＷＭの“Ｈ”期間が長くなると制御対象電源の電
圧Ｖｉｎが増加する系とすると、被制御対象電源電圧１
０ｂ・Ｖｉｎが比較基準電圧１１ｂ・Ｖｒｅｆよりも大
となると、ＤＦＦ１３ｂの出力が“Ｈ”となり、逆の時
は“Ｌ”となる。故に、メイン回路のアダー６３による
演算時において、ＤＦＦ１３ｂの出力が“Ｈ”の時はレ
ジスタ２ｂの新しい設定データが増加するように、逆に
“Ｌ”の時は減少するように被加算データを選択すれば
負帰還制御をかけることができ、本実施例ではそのよう
に動作するよう構成されている。

【０１１８】このようにメイン同期サブＰＷＭのオン信
号は増減し、また、メインＰＷＭ信号が“Ｌ”になる
と、メイン同期サブＰＷＭ信号の出力も“Ｌ”となるよ
う制御されるよう構成されている。

【０１１９】この動作を図６の回路構成で説明する。こ
の回路の基本回路は、実施例２の回路である。

【０１２０】異なる点は、アンドゲート７−１，７−２
が付加され、２入力オアゲート８１，８２が３入力オア
ゲート８１′，８２′に変更されていて、アンドゲート
７−１の出力端子がオアゲート８２′の増設された入力
端子に接続され、アンドゲート７−２の出力端子がオア
ゲート８１′の増設された入力端子に接続されている点
である。アンドゲート７−１，７−２の一方の入力端子
には、ともにＰＭ１ＯＮＳＳ信号が入力されている。ま
た、アンドゲート７−１の他の端子には、ＳＴ１Ｂの信
号が入力されている。また、アンドゲート７−２の他の
端子にはＳＴ１の信号が入力されている。

【０１２１】また、タイミング回路５３は、ＰＭ１ＯＮ
ＳＳの信号出力端子が増設されており、図７のタイミン
グチャートに示すとおりに、ＰＷＭ信号がオフのときに
生成される信号が出力される。また、ＣＲＹＯＵＴ端子
がアダー６３のキャリ出力端子（Ｃ端子）より出てい
る。また、アダー６３の出力端子が（バス）ＡＤＲＯＵ
Ｔ信号端子として出力されている。アンドゲート７−
１，７−２等によるデータの増加，減少の動作は、関連
技術例１におけるレジスタ３・ＰＷＭ１ＯＮのデータの
１アップ／ダウンと同じである。図４の回路において、
ＰＭ１ＯＮＳＳのタイミングでＤＦＦ１３ｂの出力ＳＴ
１が１のとき、アンドゲート７−２が“Ｈ”を出力し、
ラッチ８より０１Ｈがアダー６３に供給されて１アップ
し、ＳＴ１Ｂが１のとき、アンドゲート７−１が“Ｈ”
を出力しラッチ７よりＦＦＨがアダー６３に供給されて
１ダウンするように動作する。

【０１２２】次に、レジスタ２ｂの設定データに対する
最大値，最小値リミット制御について説明する。この制
御は、論理ゲート１４ｂの出力によってアンドゲート１
５ｂの出力を阻止することによって行われており、メイ
ンＰＷＭの“Ｌ”期間中にカウンタ１ｂにロードされる
データがオール“Ｈ”からオール“Ｌ”にまたオール
“Ｌ”からオール“Ｈ”に変化するのを防ぐことができ
る。

【０１２３】まず、最大値リミット制御について説明す
る。レジスタ２ｂの設定データがオール“Ｌ”であると
すると、データ設定信号の立ち上がりで、バッファ３ｂ
のゲートが開きメイン回路のアダーにおいて演算が開始
される。これと同時に、ＤＦＦ１３ｂのＱバー出力が
“Ｈ”即ちレジスタ２ｂの設定データを１（７のラッチ
の内容による演算による）減少させてメイン同期サブＰ
ＷＭの“Ｈ”期間を長くせよという情報が出力される
と、それに従い６３のアダーは演算しアダーキャリは０
となり、インバータ２４ｂと１３ｂのＱバーが１の結果
より論理ゲート１４ｂの出力は“Ｌ”となり、データ設
定信号とシステムクロックによるアンドゲート１５ｂの
出力を阻止して、レジスタ２ｂのクロック端子にはトリ
ガが供給されないことになる。その結果、レジスタ２ｂ
には演算後のデータは設定されずにオール“Ｌ”の状態
を保ち最大値リミット制御が完了する。

【０１２４】次に、最小値リミット制御について説明す
る。レジスタ２ｂの設定データがオール“Ｈ”であると
する。そして、データ設定信号の立ち上がりで、前記演
算が開始される。これと同時にＤＦＦ１３ｂのＱ出力が
“Ｈ”、即ちレジスタ２ｂの設定データを増加させてメ
イン同期サブＰＷＭの“Ｈ”期間を短くせよという情報
が出力されると、メイン回路では、このＱ出力によって
レジスタ２ｂの設定データがオール“Ｈ”に対して１
（８のラッチの内容分）加算が施されるため、アダー６
３は演算後キャリを出力する。そして、このキャリと前
記Ｑ出力とのアンド出力により複合論理ゲート１４ｂの
出力は“Ｌ”となり最大値と同様に最小値リミット制御
が完了する。

【０１２５】このように、本実施例によれば、簡単な構
成により、１つの電源制御ＰＷＭ（メインＰＷＭ）の立
ち上がりを基準として、立ち上がり時刻を被制御電源電
圧に対して負帰還制御を行えるように設定できるもう１
つのＰＷＭ出力（メイン同期サブＰＷＭ）を得ることが
でき、更にメイン同期サブＰＷＭの最大値リミット，最
小値リミット制御も行うことができる。

【０１２６】（実施例４）図８は実施例４である“ＰＷ
Ｍ信号生成装置”の要部のブロック図である。

【０１２７】本実施例は、外部トリガの入力に対して、
ある一定のプロテクト期間（入力禁止期間）を設けるた
め、実施例３の構成に、プロテクトカウンタ１８ｂ（以
下カウンタ１８ｂという）と、分周回路１９ｂと、ＲＳ
ＦＦ２０ｂと、２入力アンドとその２入力アンドの出力
が一端に接続した２入力オアによる複合ゲート２１ｂ
と、アンドゲート２２ｂと、インバータ２３ｂと、レジ
スタ２５ｂを追加した構成となっている。なお、カウン
タ１８ｂは、分周回路１９ｂのクロックの周期に応じ
て、メインＰＷＭの“Ｌ”期間全域にわたってプロテク
トをかけられるビット長を有するものとする。なお、す
べてのカウンタは８ビットのプリセッタブルバイナリア
ップカウンタである。

【０１２８】次に図８の接続について説明する。基本は
図４と同じなので異なる追加部分について説明する。

【０１２９】カウンタ１８ｂのＤ０〜Ｄ７の入力端子は
レジスタ２５ｂのＱ０〜Ｑ７の出力端子にそれぞれ接続
されていて、レジスタ２５ｂのデータ入力端子Ｄ０〜Ｄ
７はＣＰＵデータバスに接続されている。レジスタ２５
ｂのクロック入力端子はＣＰＵの特定のアドレスの書込
み信号線２６ｂに接続されている。カウンタ１８ｂのＣ
ＡＲＲＹ出力端子はＲＳＦＦ２０ｂのＳ入力端子に接続
されていて、ＣＬＯＣＫ入力端子は複合ゲート２１ｂの
出力端子に接続されていて、また、ＬＯＡＤ端子はメイ
ンＰＷＭ（ＰＷＭ１ＯＵＴ）の信号線に接続されてい
る。この信号線はさらに、ＲＳＦＦ２０ｂのＲ入力端子
および、分周回路１９ｂのＲＥＳＥＴ端子に接続されて
いる。ＲＳＦＦ２０ｂのＱ出力端子は２入力アンドゲー
ト２２ｂの一方の入力端子に接続されていて、他方の入
力端子は外部トリガ（ＭＳＴＲＧ）に接続されている。
２入力アンドゲート２２ｂの出力端子がＲＳＦＦ５ｂの
Ｓ入力端子に接続されている。

【０１３０】分周回路１９ｂのクロック入力端子はイン
バータ２３ｂの出力端子が接続されていて、インバータ
２３ｂの入力端子はメイン回路カウンタクロック（ＳＵ
Ｍ２Ｏ）に接続されている。また、分周回路１９ｂの分
周出力信号出力端子ＱＮは複合ゲート２１ｂのオアゲー
トの一端子に接続されていて２１ｂのアンドゲート側の
２入力端子の一方の入力端子はシステムクロック（ＴＳ
ＥＴ）に接続されていて、他方の入力端子はメインＰＷ
ＭＨ期間設定信号（ＰＭ１ＯＮ０）に接続されてい
る。

【０１３１】以下、前述の追加構成部分の動作について
図９のタイミングチャートを参照し説明する。メインＰ
ＷＭの立ち上がりによってカウンタ１８ｂがロード状態
となり、分周回路１９ｂ，ＲＳＦＦ２０ｂがリセット状
態となり、ＲＳＦＦ２０ｂのＱ出力“Ｌ”によってアン
ドゲート２２ｂからの外部トリガの入力は阻止される。
それと同時にメインＰＷＭ“Ｈ”期間設定信号が立ち上
がり、この時点からそれ自身の半周期後に立ち上がるシ
ステムクロックとのアンド出力によって、ＣＰＵからの
所要のプロテクトデータがカウンタ１８ｂにロードされ
る（図９Ａ点）。その後、メインＰＷＭが立ち下がると
（Ｂ点）、前記、ロード，リセット状態が解除され、分
周回路１９ｂの出力によってカウンタ１８ｂはカウント
を開始する（ｔ１，ａ参照）。

【０１３２】その後カウンタ１８ｂがキャリを出力しＲ
ＳＦＦ２０ｂのＱ出力が“Ｈ”となり、アンドゲート２
２ｂによる外部トリガに対するプロテクトが解除される
（図９ｔ、２，ｅ，ｆ参照）（ただし、１９ｂは２分周
の分周回路例）。

【０１３３】このように、本実施例によれば、メイン同
期サブＰＷＭの立ち上がりを制御する外部トリガに対し
て、所要のプロテクト期間を設定できる。

【０１３４】（実施例５）図１０は実施例５である“Ｐ
ＷＭ信号生成装置”の要部のトリガ信号コントロール部
を示す図である。本実施例は、外部トリガの入力に対し
て、ある一定のプロテクト期間（入力禁止期間）を設け
るため、実施例４の構成に、プロテクトカウンタ１ｃ
（以下カウンタ１ｃという）および、その周辺の制御回
路を追加した構成となっている。１ｃは５ビット構成の
プリセッタブルアップカウンタで、そのデータ入力は、
ＣＰＵのデータバスに入力が接続されているレジスタ１
３ｃのラッチ出力端子Ｑ０〜Ｑ４に接続されている。Ｃ
ＰＵは、レジスタ１３ｃのＳＴＬ端子に書込み信号を送
出することによって、レジスタ１３ｃに必要な値を書き
込むことができるように構成されている。カウンタ１ｃ
のキャリ出力端子は、２入力ナンド回路２ｃ、ＤＦＦ３
ｃ，４ｃからなるデータ保持回路に接続されている。具
体的には、カウンタ１ｃのキャリ端子は、インバータ１
４ｃを通し、他の一端がＤＦＦ３ｃのＱバー出力に接続
している２入力ナンドゲート２ｃの一端の入力端子に接
続している。２入力ナンドゲート２ｃの出力はＤＦＦ３
ｃのＤ入力端子に接続され、ＤＦＦ３ｃのＱ出力端子は
ＤＦＦ４ｃのＤ入力端子に接続されている。

【０１３５】ＤＦＦ３ｃ，４ｃのクロック入力端子はカ
ウンタ１ｃのクロック入力端子に接続され、さらに２入
力ナンドゲート１０ｃの出力端子に接続されている。２
入力ナンドゲート１０ｃの一方の入力端子はＥＮＡＢＬ
Ｅ信号入力端子に接続され、もう一方の入力端子はＤＦ
Ｆ７ｃ，８ｃから構成されている４分周回路の出力端
子、即ち８ｃのＤ入力端子と接続されたＱバー出力端子
に接続されている。

【０１３６】ＤＦＦ８ｃのクロック入力端子は、そのＤ
入力端子と接続されたＤＦＦ７ｃのＱバー出力端子に接
続されている。ＤＦＦ７ｃのクロック入力端子はＤＦＦ
６ｃのクロック入力端子と共に、インバータ１２ｃの出
力端子に接続され、インバータ１２ｃの入力端子はＳＵ
Ｍ２Ｏの信号線に接続されている。ＤＦＦ４ｃのＱバー
出力端子は複合ゲート５ｃの２入力オアゲートの一端に
接続され、その２入力オアゲートの他方の入力端子はＣ
ＴＲＬの信号入力端子に接続されている。複合ゲート５
ｃの出力側は２入力ナンドゲートで構成され、その一端
が前述した２入力オアゲートの出力端子に接続され、他
端にはＤＦＦ６ｃのＱバー出力端子に接続されている。

【０１３７】また、複合ゲート５ｃの出力端子はＤＦＦ
６ｃのＤ入力端子に接続されている。また、ＤＦＦ６ｃ
のＱ出力端子がＣＴＲＬＯＵＴ端子に接続されていて、
図６の右下のオアゲート４０２のＴＩＭ端子に接続され
ている。

【０１３８】また、回路素子３ｃ，４ｃ，６ｃ，７ｃ，
８ｃのリセット端子は、２入力ノアゲート９ｃの出力端
子に接続されていて、そのゲート９ｃの一方の入力端子
はＲＥＳＥＴ入力端子に接続され、他方の入力端子はＰ
ＷＭ１ＯＵＴ端子に接続されている。また、カウンタ１
ｃのＬＯＡＤ入力端子はインバータ１１ｃの出力端子に
接続されていて、インバータ１１ｃの入力端子はＰＷＭ
１ＯＵＴ端子に接続されている。

【０１３９】次に動作について説明する。

【０１４０】この回路は、回路素子３ｃ，４ｃ，６ｃ，
７ｃ，８ｃのリセット端子にＰＷＭ１ＯＵＴ信号が加わ
るため、ＰＷＭ１ＯＵＴ入力信号がＬレベルの時のみ有
効となり、それ以外のときは、ＣＴＲＬＯＵＴの出力
は、常にＬレベルである。なお、２入力ナンドゲート１
０ｃの出力端子に接続されている信号線をＭＳＣＬＫと
する。

【０１４１】具体的動作のタイミングに関しては、図１
１に示す。

【０１４２】図１０の回路の動作はＰＷＭ１ＯＵＴがＬ
レベルとなると動き出す。即ち、ＰＷＭ１ＯＵＴがＨレ
ベルのとき、ＥＮＡＢＬＥ端子に加わるＬ信号によっ
て、レジスタ１３ｃにＣＰＵがセットしたデータがカウ
ンタ１ｃにセットされ、ＰＷＭ１ＯＵＴがＬになること
によって、ＳＵＭ２Ｏの反転信号の４分周された周期の
クロックによってカウントアップされ、キャリが出力さ
れると、その次のＭＳＣＬＫライン上に加わる信号の立
ち上がりでＤＦＦ３ｃにその信号がラッチされ、その次
のＭＳＣＬＫの立ち上がりでＤＦＦ４ｃのＱバー出力が
ＨからＬレベルに変化する。即ち、ＰＷＭ１ＯＵＴの信
号はＬレベルになってから、ＤＦＦ４ｃのＱバー端子の
信号の変化のタイミングまでにＣＴＲＬ入力端子に入力
された信号は、いっさい、ＣＴＲＬＯＵＴの出力端子の
信号を変化させることはできないようになっている。

【０１４３】そして、ＤＦＦ４ｃのＱバー端子の信号が
Ｌになって、はじめて、ＣＴＲＬの信号がＳＵＭ２Ｏの
信号に同期してＣＴＲＬＯＵＴの出力端子に反映される
ように動作する。

【０１４４】このように、本実施例によれば、オアゲー
ト４０２のＴＩＭ信号入力端子に印加される外部トリガ
に対して、所要のプロテクト期間を設定できる。なお、
システムリセット時は、ＲＥＳＥＴ端子がＨとなり回路
がイニシャライズされる。

【０１４５】（実施例６）図１２は実施例６である“ス
イッチング電源”の回路図である。本実施例は実施例３
の応用例に相当する。

【０１４６】以下図１２を用いて説明する。同図でＴ１
で示されるものは、コンバータトランスである。コンバ
ータトランスＴ１の一次巻き線Ｎ１の巻き始め端子は、
Ｖｉｎの電圧を有した直流電源の＋端子に接続されてい
る（一般的には、商用電源を全波整流した電圧の＋出力
端子に接続する。その場合には、平滑用コンデンサＣｘ
を電源の＋−両極間に接続する）。また、Ｎ１の他端は
スイッチング素子であるＦＥＴＱ１のドレインおよ
び、他端が接地されているコンデンサＣ１の一端に接続
されている。このＦＥＴＱ１のソースは接地されてい
る。

【０１４７】ＦＥＴＱ１がスイッチングすることによ
り、二次巻き線Ｎ２，Ｎ３には巻き線比に応じて所望の
電圧が発生する。巻き線Ｎ３の巻き始め端子は整流ダイ
オードＤ１のアノードに接続され、他端は、ＣＯＭ（共
通）電位に接続される。ダイオードＤ１のカソードはＭ
ＯＳＦＥＴＱ２のドレインに接続され、そのソース
はフライホイールダイオードＤ２のカソードとチョーク
コイルＬ１の一端に接続されている。Ｌ１の他端は、出
力コンデンサＣ２に接続されている。Ｄ２，Ｃ２の他方
の端子はＣＯＭ電位に接続されている。

【０１４８】また、ＭＯＳＦＥＴＱ２のゲートは抵
抗Ｒ１，Ｒ２の共通接続点に接続され、抵抗Ｒ１の他端
は整流ダイオードＤ１のカソードに、また、抵抗Ｒ２の
他端はスイッチング用トランジスタＱ３のコレクタに接
続されている。トランジスタＱ３のエミッタはＣＯＭ電
位に接続され、ベースは後述するＰＷＭ制御回路IVのメ
イン同期サブＰＷＭの出力端子に接続されている（必要
があれば、その間に保護抵抗を挿入する）。

【０１４９】また、巻き線Ｎ２は主巻き線であり、その
出力を整流平滑した電圧を定電圧化するために、その出
力電圧Ｖ２を分圧回路Ｗ１を通じＦＢＩＮ１に入力し、
ＰＷＭ制御回路Ｉ（実施例３によるメインＰＷＭ）を用
いてＦＥＴＱ１のスイッチングのデューティを変化さ
せている。

【０１５０】即ち、ＰＷＭ制御回路Ｉの入力はＦＢＩＮ
１に相当し、主巻き線Ｎ２側の出力Ｖ圧Ｖ２の分圧され
た電圧を検出している。また、ＰＷＭ制御回路Ｉの出力
はＤＲＩＶＥ２の、ＦＥＴＱ１のドライブする回路の
入力に接続され、ＦＥＴＱ１をドライブできるように
なっている。

【０１５１】また、図１２の回路III とIVを合わせたも
のが前述の実施例４のメイン同期サブＰＷＭに相当する
部分であり、メインＰＷＭの出力パルスに同期してトラ
ンジスタＱ３のベースにメイン同期サブＰＷＭ信号が出
力されるように構成されている。１０ｂ信号として、Ｖ
１の電圧が抵抗Ｒ３とＲ４によって分圧されてＰＷＭ制
御回路IVに加えられている。

【０１５２】このように構成された回路の動作について
説明する。

【０１５３】具体的には、ＰＷＭ制御回路Ｉによって、
自身のＰＷＭ信号によるスイッチングにより、ＦＥＴ
Ｑ１のオンオフでＶ２に直流の安定化された出力が得ら
れるようＶ２の電圧がフィードバック制御される。と同
時に、ＰＷＭ制御回路ＩのＰＷＭ出力がオンのときの範
囲内でのみ、整流されたＮ３巻き線の整流出力がＦＥＴ
Ｑ２とトランジスタＱ３でスイッチングされ、Ｖ１が
安定化した直流電圧となるようＰＷＭ制御回路IVによっ
てフィードバック制御されるよう動作する。

【０１５４】このように制御することによって、図１３
の期間Ａにおいて整流ダイオードＤ１に整流が流れなく
なり、スイッチング素子Ｑ１やトランスＴ１の損失が少
なくなり、共振型スイッチング電源の大容量化を共振電
流をふやさず実現できるので、トランスＴ１を小型化で
き、スイッチング素子Ｑ１やトランスＴ１のコストを削
減できるメリットが生じる。

【０１５５】（実施例７）図１４は実施例７である“ス
イッチング電源”の回路図である。本実施例は実施例４
の応用例に相当し、基本の回路は実施例６と同じなので
その説明を省略し、追加した部分について説明する。

【０１５６】１Ｆ，２Ｆ，３Ｆ，４Ｆ，５Ｆが追加され
た部分であり、１Ｆがアナログコンパレータ、２Ｆが基
準電源、３Ｆが実施例４での付加部分である。また、４
ＦはダイオードＤ４で、５Ｆが負荷抵抗Ｒ５である。

【０１５７】次に、接続について説明する。アナログコ
ンパレータ１Ｆの−入力端子がダイオードＤ４のカソー
ド端子に接続され、＋端子は一端が接地された基準電源
２Ｆに接続されている。アナログコンパレータ１Ｆの出
力端子は３Ｆの、実施例４での付加部分の外部トリガ入
力端子に接続されている。４ＦのダイオードＤ４のアノ
ードがダイオード３Ｄのアノードに接続され、カソード
は他端がＣＯＭ端に接続されている抵抗Ｒ５の一端に接
続されている。

【０１５８】次に動作について説明する。

【０１５９】基本動作は実施例６と同じなので異なる部
分について説明する。実施例６では、外部トリガを用い
てないため、メイン同期サブＰＷＭ信号は、メインＰＷ
Ｍの立ち上がりを基準にして、動作するため、大きな電
力をＶ１の出力端にとりだす場合、ＦＥＴＱ２，トラ
ンジスタＱ３のスイッチングデイレーによるオンになる
までの時間遅れが無視できなくなる。そのため、ダイオ
ードＤ４のカソード電圧をＶ３とすれば、Ｖ３は図１５
のようになり、Ｖ３の信号を基準電源２ＦのＶｔｈの電
圧レベルと、アナログコンパレータ１Ｆで比較し、その
比較結果を外部トリガ信号として、実施例４による外部
トリガプロテクト期間を設定できる、付加部分のトリガ
信号として用いるようにした。このことにより、メイン
ＰＷＭが立ち上がる直前に実質的に、メイン同期サブＰ
ＷＭのカウントスタートを開始することができ、このこ
とによって、期間Ａでメイン同期サブＰＷＭが立ち上が
らぬようかつ、できるかぎりスイッチング素子Ｑ２，Ｑ
３によるデイレーの時間を補正することが可能となり、
設計の自由度が大きくでき、また、トランスＴ１のコス
トダウンも可能となる。

【０１６０】また、図１５により、このような制御を実
施すると、メインＰＷＭが立ち下がった後、ｔｒだけ、
外部トリガ信号の立ち下がりが遅れるため、実施例４で
の付加部分による外部トリガ禁止時間Ｔβを、Ｔα＞Ｔ
β＞Ｔｒのように、設定することによって、希望する動
作を実現することができる。

【０１６１】（実施例８）図１６は実施例８である“ス
イッチング電源”の回路図である。本実施例は実施例５
の応用例に相当し、基本の回路は実施例６と同じなので
その説明を省略し、追加した部分について説明する。

【０１６２】１Ｇ，２Ｇ，３Ｇ，４Ｇ，５Ｇが追加され
た部分であり、１Ｇがアナログコンパレータ、２Ｇが基
準電源、３Ｇが実施例５での付加部分である。また、４
ＧはダイオードＤ５で、５Ｇが負荷抵抗Ｒ６である。

【０１６３】次に、接続について説明する。アナログコ
ンパレータ１Ｇの＋入力端子がダイオードＤ５のカソー
ド端子に接続され、−入力端子は一端が接地された基準
電源２Ｇに接続されている。アナログコンパレータ１Ｇ
の出力端子は３Ｇの、実施例５での付加部分の外部トリ
ガ入力端子ＣＴＲＬに接続されている。４Ｇのダイオー
ドＤ５のアノードがダイオードＤ３のアノードに接続さ
れ、カソードは他端がＣＯＭ端に接続されている抵抗Ｒ
６の一端に接続されている。

【０１６４】基本動作は実施例６と同じなので異なる部
分について説明する。実施例６では、メインＰＷＭ回路
に対し、外部トリガを用いてないため、メインＰＷＭ信
号は、オフタイムを固定して動作し、Ｖ１の出力端の負
荷、特にＬ負荷が大きく変動する場合、Ｖ４に生じる信
号の変化にオフタイムを追随させて変化させるように制
御しなければＦＥＴＱ１が破壊するなどの問題が生じ
る。具体的には、Ｌ（インダクタンス）負荷が大のとき
は、メインＰＷＭのオフ時間を大きくしなければならな
くなる。そのため、図１７に示すように、Ｖ４の信号を
基準電源２ＧのＶｔｈの電圧レベルと、アナログコンパ
レータ１Ｇで比較し、その比較結果を外部トリガ信号と
して、実施例４による外部トリガプロテクト期間を設定
できる、実施例５での付加部分のＣＴＲＬ端子の外部ト
リガ信号として用いるようにした。このことにより、負
荷が大きく変動してＶ４の波形が大きく瞬間的に変化し
ても、Ｖ４が立ち下がる直前にメインＰＷＭをオンにす
る信号をメインＰＷＭ回路のＴＩＭ端子に与えることが
でき、正常なスイッチング電源機能を維持することが可
能となる。

【０１６５】また、図１７に示すように、このような制
御を実施すると、メインＰＷＭが立ち下がった後Ｔｒ２
だけ、外部トリガ信号の立ち上がりが遅れるため誤動作
する可能性があり、実施例５での付加部分による外部ト
リガ禁止時間Ｔβ２を、Ｔα２＞Ｔβ２＞Ｔｒ２のよう
に、設定することによって、誤動作しない希望する動作
を実現することができる。

【０１６６】（その他）なお、以上の各実施例はディジ
タルカウンタにＵＰカウンタを用いるものであるが、本
発明はこれに限定されるものではなく、ダウンカウンタ
を用いて同様に実施することができる。またラッチの代
わりにレジスタ，メモリ等の他のレジスタ手段を用いる
ことができる。

【０１６７】

【発明の効果】以上説明したように、本発明によれば、
時分割で動作するアダーを備え、このアダーによりレジ
スタ手段のデータにＰＷＭ信号のオン幅を表すオンデー
タまたはオフ幅を表すオフデータを交互に加算して所要
のデータを算出するので、１つのカウンタ、１つのディ
ジタルコンパレータ、１つのアダーを有するという簡易
な回路構成で、任意のオン幅を持った高周波のＰＷＭ信
号を生成することが可能となる。また、オンデータをＰ
ＷＭ信号にて制御される被制御対象の状態に応じて増減
するので、ＰＷＭ信号にて制御される被制御対象の状態
に応じたオン幅のＰＷＭ信号を生成することが可能とな
る。また、ＰＷＭ信号のオン幅０を表すオンデータがセ
ットされた場合には、このオンデータに代えてＰＷＭ信
号のオン幅１を表すオンデータをレジスタ手段のデータ
に加算し、且つ装置の出力信号の状態の反転動作を禁止
するので、オン幅０のＰＷＭ信号をも、良好に生成する
ことが可能となる。

【０１６８】

【図面の簡単な説明】

【図１】実施例１のブロック図

【図２】実施例２の要部のブロック図

【図３】実施例２のタイミングチャート

【図４】実施例３の要部のブロック図

【図５】実施例３の要部のタイミングチャート

【図６】実施例３のブロック図

【図７】実施例３のタイミングチャート

【図８】実施例４の要部のブロック図

【図９】実施例４のタイミングチャート

【図１０】実施例５の要部の回路図

【図１１】実施例５のタイミングチャート

【図１２】実施例６の回路図

【図１３】実施例６の各部の波形を示す図

【図１４】実施例７の回路図

【図１５】実施例７の各部の波形を示す図

【図１６】実施例８の回路図

【図１７】実施例８の各部の波形を示す図

【図１８】従来例１のブロック図

【図１９】従来例１の動作を示すフローチャート

【図２０】従来例２のブロック図

【図２１】従来例２のタイムチャート

【図２２】従来例２の変形の動作を示すフローチャー
ト

【図２３】関連技術例１のブロック図

【図２４】インバータ５４，５５，１０４の詳細図

【図２５】関連技術例１のタイムチャート

【図２６】関連技術例１の動作を示すフローチャート

【図２７】関連技術例２のブロック図

【図２８】関連技術例２の動作を示すフローチャート

【符号の説明】

１〜１０ラッチ（またはレジスタ）２６ＵＰフリーランカウンタ２７ディジタルコンパレータ２９，３０ＤＦＦ４１，４２２入力アンドゲート６３アダー４０１オアゲート４０２トリガ端子

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平４−354206（ＪＰ，Ａ) 特開平５−344779（ＪＰ，Ａ) 特開平６−22556（ＪＰ，Ａ) 特開平６−153534（ＪＰ，Ａ) 特開平６−165514（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 7/48 H02M 3/00 H03K 7/08

Claims

(57)【特許請求の範囲】

【請求項１】所定のクロックパルスをカウントするカ
ウンタと、所要のデータが設定されるレジスタ手段と、
前記カウンタのカウント値と前記レジスタ手段に設定さ
れたデータとを比較し、それらが一致する度に一致出力
を出すディジタルコンパレータと、前記ディジタルコン
パレータの一致出力の都度、当該装置の出力信号の状態
を反転させる出力反転手段と、同じく前記ディジタルコ
ンパレータの一致出力の都度、前記レジスタ手段に前記
所要のデータを設定する設定手段とを備えたＰＷＭ信号
生成装置であって、前記設定手段は、ＰＷＭ信号のオン幅およびオフ幅を夫
々表すオンデータおよびオフデータがセットされるラッ
チと、前記ラッチにセットされるオンデータをＰＷＭ信
号にて制御される被制御対象の状態に応じて増減する演
算手段と、時分割で動作するアダーとを備え、このアダ
ーにより前記レジスタ手段のデータに前記ラッチにセッ
トされているオンデータまたはオフデータを交互に加算
して前記所要のデータを算出し、算出した所要のデータ
を前記レジスタ手段に設定するものであり、更に、前記
ラッチにＰＷＭ信号のオン幅０を表すオンデータがセッ
トされた場合には、前記ラッチにセットされているオン
データに代えてＰＷＭ信号のオン幅１を表すオンデータ
を前記レジスタ手段のデータに加算し、且つ前記出力反
転手段による当該装置の出力信号の状態の反転動作を禁
止することを特徴とするＰＷＭ信号生成装置。
【請求項２】前記設定手段は、第１のＰＷＭ信号のオ
ン幅およびオフ幅を夫々表すオンデータおよびオフデー
タがセットされる第1のラッチと、第２のＰＷＭ信号の
オン幅およびオフ幅を夫々表すオンデータおよびオフデ
ータがセットされる第２のラッチとを備え、前記アダー
により前記レジスタのデータに前記第１および第２のラ
ッチにセットされているオンデータまたはオフデータを
加算して前記第１および第２のＰＷＭ信号に夫々対応す
る前記所要のデータを算出することを特徴とする請求項
１記載のＰＷＭ信号生成装置。
【請求項３】前記演算手段は、ＰＷＭ信号にて制御さ
れる被制御対象の状態に応じて、前記アダーにより前記
ラッチにセットされているオンデータに所定の値を加算
してオンデータを増減し、ＰＷＭ信号のオン幅を制御す
るものであることを特徴とする請求項１または請求項２
記載のＰＷＭ信号生成装置。