JPH1028383A - Ｐｗｍ信号生成装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＰＷＭ信号の最大値制御を適切に行うことに
より、制御対象電源に対するＰＷＭ信号の応答性を高め
ることが可能なＰＷＭ信号生成装置を提供する。 【解決手段】 例えば信号ＰＷＭ１の場合、信号ＰＭ１
ＯＦＳのタイミングで、ラッチ３のレジスタ値（信号Ｐ
ＷＭ１のオン幅値）とラッチ１のレジスタ値（信号ＰＷ
Ｍ１のオン幅の最大値）の反転値がアダーで加算され、
その結果にキャリがあれば、所定のＤラッチにＨがセッ
トされ、なければＬがセットされる。一旦ＤラッチのＱ
出力がＨになると、複合ゲート３５のアンドの一方の入
力がＨに、複合ゲート４７のアンドの一方の入力がＬと
なり、次の信号ＣＨＧ１ＯＮ及びＰＭ１ＯＮＳが入力さ
れた時には、ラッチ３のレジスタ値のかわりに、ラッチ
１のレジスタ値、すなわち、信号ＰＷＭ１のオン幅の最
大値がバス６５上に出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子写真式複写機
の電源装置等に用いるＰＷＭ（パルス幅変調）信号生成
装置に関するものである。

【０００２】

【従来の技術】従来、例えば、三角波発生回路の三角波
出力を変動するリファレンス値と比較して、そのコンパ
レート出力をＰＷＭ信号とするといったアナログＰＷＭ
信号生成装置においては、リファレンス値を所定値以上
に保つことでＰＷＭ信号の‘Ｈ’（ハイレベル信号）出
力期間の最大出力幅制御を行っている。又、ディジタル
ＰＷＭ信号生成装置においては、最大出力幅データを設
定し、そのデータと出力しようとする‘Ｈ’出力期間デ
ータと比較する等の‘Ｈ’出力期間の最大出力幅制御を
行っている。

【０００３】

【発明が解決しようとする課題】しかしながら、ディジ
タルＰＷＭ信号生成装置において、図８に示すように
‘Ｈ’出力幅データが‘Ｈ’出力幅の最大値データを越
え、さらに、制御対象となる電源装置の整流出力とリフ
ァレンス値とを比較するアナログコンパレータが‘Ｈ’
出力幅データを増大させようとする比較結果（図中
‘Ｌ’）を出力している場合、‘Ｈ’出力幅データに対
して、次々に‘Ｈ’出力幅の増加幅データが加算される
と、‘Ｈ’出力幅データと‘Ｈ’出力幅の最大値データ
との大きさの差は広がっていく。この状態で、逆にアナ
ログコンパレータが、‘Ｈ’出力幅データを減少させよ
うとする比較結果（図中‘Ｈ’）を出力した場合、次に
出力されるＰＷＭ信号の‘Ｈ’出力期間は本来最大値デ
ータよりも１ＬＳＢ（ＬｅａｓｔＳｉｇｎｉｆｉｃａｎ
ｔ Ｂｉｔ）分小さいデータに相当したものでなければ
ならないが、通常‘Ｈ’出力期間の増加幅と減少幅はそ
の絶対値が同一となるように設定されるため、増加幅が
加算された回数だけ減少幅の加算を繰り返すまで、ＰＷ
Ｍ信号は、‘Ｈ’出力期間の最大値データに相当する期
間の‘Ｈ’出力をだしつづけてから最大値データよりも
１ＬＳＢ分小さいデータに相当する期間の‘Ｈ’出力を
出すこととなる。この為、制御対象電源に対するＰＷＭ
信号の応答性が損なわれる。

【０００４】又、‘Ｈ’出力幅の増加幅データの加算が
繰り返し遂行されて、‘Ｈ’出力幅データを格納するレ
ジスタのフルスケールを越えてしまうと、ＰＷＭ信号
は、最大値リミッタ状態から誤って解除されてしまい
（例えば、レジスタが８ビットの場合、２５５から０に
データが更新されてしまう）、再び最小出力幅から
‘Ｈ’期間を出力するといった誤動作に陥ってしまう。

【０００５】そこで、本発明は上記事情に鑑みてなされ
たものであり、ＰＷＭ信号の最大値制御を適切に行うこ
とにより、制御対象電源に対するＰＷＭ信号の応答性を
高めることが可能なＰＷＭ信号生成装置を提供すること
を目的とする。

【０００６】

【課題を解決するための手段】上記課題を解決するため
に本発明は、所定のクロック信号をカウントするカウン
タと、このカウンタと同じビット長の単数または複数の
レジスタ手段と、前記カウンタと前記レジスタ手段の対
応する各ビットを各レジスタ手段について比較し、各ビ
ットの値が全て一致した時に一致信号を出力するディジ
タルコンパレータと、このディジタルコンパレータによ
る一致出力の都度、比較に係るレジスタ手段に対応する
当該装置の出力信号の状態を反転させる出力反転手段
と、この出力反転手段の反転出力の都度、比較に係るレ
ジスタ手段に所要のデータを設定する設定手段を備え、
この設定手段は、時分割で動作するアダーを備え、この
アダーにより前記カウンタのカウント値に対して、前記
出力反転手段のハイレベル信号出力幅データ、ローレベ
ル信号出力幅データ及びハイレベル信号出力幅の最大値
データの中から選択されたいずれか１つのデータを加算
した前記所要のデータを算出し、前記出力反転手段のロ
ーレベル信号出力期間において、前記アダーにより前記
ハイレベル信号出力幅データ及びハイレベル信号出力幅
の最大値データのうちの選択されたいずれか１つのデー
タに対して、前記ハイレベル信号出力幅データの増加幅
又は減少幅データを、制御対象となる電源装置の整流出
力とこの整流出力に対するリファレンス値とを比較する
アナログコンパレータの比較結果に応じて加算して、次
回のハイレベル信号出力幅データを算出する演算期間
と、この演算期間の後、前記次回のハイレベル信号出力
幅データとハイレベル信号出力幅の最大値データを比較
演算する演算期間を有するＰＷＭ信号生成装置におい
て、前記出力反転手段のローレベル信号出力期間に、前
記次回のハイレベル信号出力幅データを算出する際に、
前回のローレベル信号出力期間でのハイレベル信号出力
幅データと前記ハイレベル信号出力幅の最大値データと
の比較演算で、前記ハイレベル信号出力幅データが前記
ハイレベル信号出力幅の最大値データを越えているとい
う比較結果が出力されている場合には、前記ハイレベル
信号出力幅の最大値データを選択して前記ハイレベル信
号出力幅データの増加幅又は減少幅データとの演算を行
い、前記ハイレベル信号出力幅データが前記ハイレベル
信号出力幅の最大値データ以下であるという比較結果が
出力されている場合には、前記ハイレベル信号出力幅デ
ータを選択して前記ハイレベル信号出力幅データの増加
幅又は減少幅データとの演算を行うことを特徴とする。

【０００７】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。

【０００８】図１〜図３は本発明の実施の一形態に係る
ＰＷＭ信号生成装置の構成を現すブロック図である。
尚、以下の説明において、‘Ｈ’及び‘Ｌ’は、各々信
号のハイレベル（オン状態）、ローレベル（オフ状態）
を示す意味で用いるものとする。

【０００９】これらの図に示したように、８ビット構成
のラッチ（レジスタ）１〜６の出力端子は、それぞれク
ロックドバッファ（Ｂ．Ｆ）１１〜１６を通じてバス６
５に接続されている。また、この８ビット構成のラッチ
のうちラッチ１，２の出力端子は、各々インバータ５
５，５４の入力端子に接続され、これにより各々の出力
信号が反転されクロックドバッファ（Ｂ．Ｆ）１７，１
８を通じてバス６４に供給されるようになっている。さ
らに、この８ビット構成のラッチのうちラッチ１，２及
びラッチ５，６の入力端子は、それぞれＣＰＵバス７５
に接続されている。なお、インバータ５４，５５は詳し
くは図４のとおりに構成され、８ｂｉｔのインバータ回
路を構成している。

【００１０】ラッチ７，８の出力端子は、それぞれクロ
ックドバッファ（Ｂ．Ｆ）１９，２０を通じてバス６４
に供給されている。また、このラッチ７，８の入力端子
は、上記ラッチ１，２等と同様にそれぞれＣＰＵバス７
５に接続されている。

【００１１】また、ラッチ１，２，５，６，７，８のラ
ッチ制御端子には、それぞれＭＡＸＳＥＴ１，ＭＡＸＳ
ＥＴ２，ＣＰＵＳＥＴ１，ＣＰＵＳＥＴ２，ＤＷＳＥ
Ｔ，ＵＰＳＥＴの信号線が接続されている。

【００１２】クロックドバッファ１５，１６のコントロ
ール端子には，それぞれ信号ＰＭ１ＯＦ０，ＰＭ２ＯＦ
０の信号線が接続されている。また、クロックドバッフ
ァ１７，１８のコントロール端子には，それぞれ信号Ｐ
Ｍ２ＯＦＳ，ＰＭ１ＯＦＳの信号線が接続されている。

【００１３】バス６４，６５は、それぞれアダー（加算
器）６３の異なった組の入力端子に接続されている。一
方、アダー６３の出力端子は、バス６６を介して、ラッ
チ３，４，９，１０の入力端子に接続されている。

【００１４】ラッチ９，１０の出力端子は、それぞれバ
ス６７，６８を介しクロックドバッファ（ＣＬＫ Ｂ．
Ｆ）２３，２４を通じてバス６９に接続される。また、
ラッチ９，１０は、クロックドバッファ（Ｂ．Ｆ）２
２，２１を通じてバス６４に接続されている。

【００１５】クロックドバッファ２３，２４のコントロ
ール端子には、それぞれ信号ＳＵＭ１Ｏ，ＳＵＭ２Ｏが
入力されており、クロックドバッファ２１，２２のコン
トロール端子には、それぞれ信号ＣＨＧ２，ＣＨＧ１が
入力されている。

【００１６】ＵＰフリーランカウンタ２６は、所定のク
ロック信号をカウントするカウンタであり、そのカウン
ト出力端子はバス７０を介してディジタルコンパレータ
２７の一方の組の入力端子に接続されている。一方、デ
ィジタルコンパレータ２７の他方の組の入力端子は、バ
ス６９に接続されている。

【００１７】２９，３０は、同期型のＴフリップフロッ
プ（以下、「ＴＦＦ」という。）であり、トグル動作を
するものである。このＴＦＦ２９，３０のそれぞれのＱ
出力端子は、それぞれ出力端子ＰＷＭ１・ＯＵＴ，ＰＷ
Ｍ２・ＯＵＴに接続されている。また、ＴＦＦ２９，３
０のクロック入力端子は、ＴＳＥＴバー信号線（反転信
号を示す上線を「バー」と記す。以下同様）に接続さ
れ、データ入力端子Ｔは、それぞれ２入力アンドゲート
４１，４２の出力端子に接続されている。

【００１８】２入力アンドゲート４１，４２の入力端子
の一方はともにディジタルコンパレータ２７の出力端子
に接続されている。また、２入力アンドゲート４１，４
２の他方の入力端子は、ＳＵＭ１０，ＳＵＭ２０信号線
に接続されている。

【００１９】Ｄラッチ３１，３２のデータ入力端子Ｄ
は、アダー６３のキャリ出力端子Ｃに接続されている。
また、Ｄラッチ３１，３２のラッチ信号入力端子Ｌは、
それぞれ２入力アンドゲート３８，３９の出力端子に接
続されている。さらに、Ｄラッチ３１，３２のＱ出力端
子は、それぞれ複合ゲート３５，３６の一方の入力端子
及びインバータ５６，５７の入力端子に接続されてい
る。

【００２０】２入力アンドゲート３８，３９のそれぞれ
の一方の入力端子には、アダー６３のクロック入力端子
Ｃに加わるＴＳＥＴ信号線が接続されていて、他方の入
力端子にはそれぞれ信号ＰＭ１ＯＦＳ，ＰＭ２ＯＦＳの
信号線が接続されている。

【００２１】アナログコンパレータ５１の−（マイナ
ス）入力端子には、一端が接地された基準電源（Ｖｒｅ
ｆ１）５２の出力端子が接続されている。また、アナロ
グコンパレータ５１の＋入力端子には、外部制御回路の
制御情報検出回路の信号ＦＢＩＮ１が入力されている。
さらに、アナログコンパレータ５１の出力端子は、Ｄフ
リップフロップ（以下、「ＤＦＦ」という。）２８のデ
ータ入力端子に接続されている。

【００２２】ＤＦＦ２８のＱバー出力端子は、２入力ア
ンドゲート３３の一方の入力端子に接続され、Ｑ出力端
子は２入力アンドゲート３４の一方の入力端子に接続さ
れている。

【００２３】２入力アンドゲート３３，３４の他方の入
力端子は、ともに、ＰＭ１ＯＮＳ信号線に接続されてい
る。また、２入力ゲート３３，３４の出力端子はそれぞ
れ２入力オアゲート８１、８２の一方の入力端子に接続
されていると同時に、１Ｈ検知回路６１の信号入力端子
ＵＰ１，ＤＷ１にもそれぞれ接続されている。

【００２４】５１−２はアナログコンパレータで、コン
パレータ５１と同様に、その−（マイナス）入力端子に
は一端が接地された基準電源（Ｖｒｅｆ２）５２−２の
出力端子が接続され、また、＋入力端子には外部制御回
路の制御情報検出回路の信号ＦＢＩＮ２が入力されてい
る。さらに、アナログコンパレータ５１−２の出力端子
は、ＤＦＦ２８−２のデータ入力端子に接続されてい
る。

【００２５】ＤＦＦ２８−２のＱバー出力端子は、２入
力アンドゲート３３−２の一方の入力端子に接続され、
Ｑ出力端子は２入力アンドゲート３４−２の一方の入力
端子に接続されている。

【００２６】２入力アンドゲート３３−２，３４−２の
他方の入力端子は、ともに、信号ＰＭ２ＯＮＳ信号線に
接続されている。また、２入力アンドゲート３３−２，
３４−２の出力端子はそれぞれ２入力オアゲート８１，
８２の一方の入力端子に接続されていると同時に、１Ｈ
検知回路６２の信号入力端子ＵＰ２，ＤＷ２にもそれぞ
れ接続されている。

【００２７】２入力オアゲート８１，８２の出力端子
は、それぞれクロックドバッファ２０，１９の信号制御
端子に接続されている。

【００２８】３５，３６は複合ゲートである。複合ゲー
ト３５のオア入力端子は、信号ＣＨＧ１ＯＮ，ＰＭ１Ｏ
ＮＳの信号線に接続され、その出力端子はクロックドバ
ッファ１１コントロール端子に接続されている。また、
複合ゲート３６のオア入力端子は、信号ＣＨＧ２ＯＮ，
ＰＭ２ＯＮＳの信号線に接続され、その出力端子はクロ
ックドバッファ１２のコントロール端子に接続されてい
る。

【００２９】ＰＷＭ１，ＰＷＭ２ラッチ９，１０の制御
信号入力端子は、それぞれ２入力アンドゲート４０，３
７の出力端子に接続されている。一方、２入力アンドゲ
ート４０，３７の一方の入力端子は、ともにＴＳＥＴ信
号線が接続され、他方の入力端子はそれぞれ信号ＣＨＧ
１，ＣＨＧ２の信号線が接続されている。

【００３０】４７，４８は、複合ゲートである。複合ゲ
ート４７のオア入力端子には、信号ＣＨＧ１ＯＮ，ＰＭ
１ＯＮＳの信号線が接続され、アンド入力端子にはイン
バータ５６の出力端子が接続されている。また、複合ゲ
ート４８のオア入力端子には、信号ＣＨＧ２ＯＮ，ＰＭ
２ＯＮＳの信号線が接続され、アンド入力端子にはイン
バータ５７の出力端子が接続されている。

【００３１】２入力オアゲート４９，５０の一方の入力
端子は、それぞれ２入力アンドゲート４７，４８の出力
端子に接続されている。また、２入力オアゲート４９，
５０の他方の入力端子にはそれぞれ、信号ＰＭ１ＯＦ
Ｓ，ＰＭ２ＯＦＳの信号線が接続されている。さらに、
２入力オアゲート４９，５０の出力端子は、それぞれク
ロックドバッファ１３，１４のコントロール端子に接続
されている。

【００３２】２入力アンドゲート４３，４４の一方の入
力端子には、ともにＴＳＥＴ信号線が接続されている。
また、他方の入力端子にはそれぞれ信号ＰＭ１ＯＮＳ，
ＰＭ２ＯＮＳの信号線が接続されている。さらに、２入
力アンドゲート４３，４４の出力端子は、それぞれラッ
チ３，４のラッチ入力端子に接続されている。

【００３３】５３は、前述の信号ＰＭ１ＯＮＳ，ＰＭ２
ＯＮＳ等の各信号線のタイミング信号を生成するタイミ
ング生成回路であり、インバータ５８，２分周回路５
９，ディレー回路６０はその構成要素の一部である。こ
のタイミング生成回路５３の２分周回路５９の入力端子
とディレー回路６０の入力端子には基本クロック入力端
子９１が接続されている。また、ディレー回路６０の出
力端子には、ＴＳＥＴ信号線が接続されていると同時
に、インバータ５８の入力端子が接続されている。さら
に、２分周回路５９の出力端子は、フリーランカウンタ
２６のクロック入力端子に接続されている。また、イン
バータ５８の出力端子がＴＳＥＴバー信号線に接続され
ている。また、タイミング生成回路５３は、ＤＦＦ２
９，３０のＱ出力信号からの入力端子を持っている。な
お、ディレー回路６０が生成可能なディレー時間は、０
からφの半周期以下の時間とする。

【００３４】６１，６２は、ディジタル値の１Ｈ検知回
路で、それぞれの入力端子がラッチ３，４の出力バスに
接続されている。また、両者の制御信号入力端子にとも
に、前述のようにＤＦＦ２８，２８−２の出力信号（Ｕ
Ｐ，ＤＷ）が入力されている。また、１Ｈ検知回路６
１，６２の出力信号線が、それぞれラッチ３，４のリセ
ット入力端子に接続されている。

【００３５】次に、本実施の形態における動作について
説明する。

【００３６】その動作を、その基本タイミングを示す図
５、及び処理シーケンスの大略を記述した図６を参照し
説明する。図１〜３にはシステムリセット信号の図示を
省略したが、動作スタート前のイニシャル時には、ラッ
チ３，４の出力は１Ｈにリセットされ他の全てのラッチ
は０Ｈにリセットされ、フリップフロップのＱ出力はＬ
に、Ｑバー出力はＨにそれぞれリセットされる。また、
ＵＰフリーランカウンタ２６はＦＦＨにリセットされる
（すなわち、カウンタ内の全ビットが同じ‘Ｈ’に初期
化される）。

【００３７】まず、各ラッチへのデータの設定について
は、ＣＰＵが、アドレス信号とストロボ信号よりつくら
れたデータセット信号を信号線ＭＡＸＳＥＴ１，ＭＡＸ
ＳＥＴ２，ＣＰＵＳＥＴ１，ＣＰＵＳＥＴ２，ＤＷＳＥ
Ｔ，ＵＰＳＥＴに加え、バス７５を通してラッチ１，
２，５，６，７，８に、それぞれ所望のデータを設定す
ることにより行われる。ラッチ７，８には所定の値、例
えばラッチ８には１Ｈを設定し、ラッチ７にはＦＦＨを
設定する。

【００３８】また、ＵＰフリーランカウンタ２６は、０
から１ずつカウントアップしＦＦＨになると０になるよ
う動作する。

【００３９】パルス生成の基本原理は、リセット解除
後、信号ＰＷＭ１（出力端子ＰＷＭ１・ＯＵＴに生成す
るＰＷＭ信号）の場合には、ラッチ９の値とＵＰフリー
ランカウンタ２６の値を比較して（Ｓ１）、一致したと
きのＵＰフリーランカウンタ２６の値と、生成するパル
スのオンデータをアダー６３で加算し、その加算結果を
ラッチ９にセットし（Ｓ２）、再びラッチ９の値とＵＰ
フリーランカウンタ２６の値を比較し、（Ｓ３）一致し
たときのＵＰフリーランカウンタ２６の値と、生成する
パルスのオフデータをアダー６３で加算し、その加算結
果をラッチ９にセットする（Ｓ４）。この後、オンデー
タに１を加え又は引いた（Ｓ５）値とＭＡＸリミッタ値
（オン幅の最大値）とを比較し（Ｓ６）、オンデータが
ＭＡＸリミッタ値を越える場合はＭＡＸリミッタ値をオ
ンデータとして選択する（Ｓ７）。この後再び、（Ｓ
１）のラッチ９の値とＵＰフリーランカウンタ２６の値
との一致比較動作に戻り、以上のシーケンスを繰り返
す。

【００４０】同様に、信号ＰＷＭ２（出力端子ＰＷＭ２
・ＯＵＴに生成するＰＷＭ信号）の場合には、ラッチ１
０の値とＵＰフリーランカウンタ２６の値を比較して
（Ｓ１）、一致したときのＵＰフリーランカウンタ２６
の値と、生成するパルスのオンデータをアダー６３で加
算し、その加算結果をラッチ１０にセットし、再びラッ
チ１０の値とＵＰフリーランカウンタ２６の値を比較
し、（Ｓ２、Ｓ３）一致したときのＵＰフリーランカウ
ンタ２６の値と、生成するパルスのオフデータをアダー
６３で加算し、その加算結果をラッチ１０にセットする
（Ｓ４）。この後、オンデータに１を加え又は引いた
（Ｓ５）値とＭＡＸリミッタ値とを比較し（Ｓ６）、オ
ンデータがＭＡＸリミッタ値を越える場合はＭＡＸリミ
ッタ値をオンデータとして選択する（Ｓ７）。この後再
び、（Ｓ１）のラッチ１０の値とＵＰフリーランカウン
タ２６の値との一致比較動作に戻り、以上のシーケンス
を繰り返す。

【００４１】なお、タイミング的にはラッチ１０の値と
ＵＰフリーランカウンタ２６のカウント値の一致比較と
同じタイミングで、ラッチ１０のレジスタ値とラッチ４
（オンデータ＞ＭＡＸリミッタ値の場合、ラッチ２）の
レジスタ値またはラッチ６のレジスタ値との和演算をア
ダー６３で実行し、その結果を再び、ラッチ１０にセッ
トできるタイミング設計になっており、同様に、ラッチ
９のレジスタ値とＵＰフリーランカウンタ２６のカウン
タ値のディジタルの一致比較と同じタイミングで、ラッ
チ９のレジスタ値と、ラッチ３（オンデータ＞ＭＡＸリ
ミッタ値の場合、ラッチ１）のレジスタ値またはラッチ
５のレジスタ値との和演算をアダー６３で実行し、その
結果を再び、ラッチ９にセットできるタイミング設計と
なっている。ただし、これらの和演算は、必ずＰＷＭ１
・ＯＵＴ，ＰＷＭ２・ＯＵＴの出力値が反転したすぐ次
のタイミング、即ちコンパレータの一致信号の生じぬタ
イミングであるところの図５に示す、信号ＣＨＧ１Ｏ
Ｎ，ＣＨＧ２ＯＮ，ＰＭ１ＯＦＯ，ＰＭ２ＯＦＯのタイ
ミングでのみ実行される。

【００４２】これらの制御のために、クロックドバッフ
ァ１３，１４，１５，１６，２１，２２，２３，２４が
適宜切換え制御する必要があり、その基本的制御信号
は、図５のタイムチャートに、それぞれ信号ＣＨＧ１Ｏ
Ｎ，ＣＨＧ２ＯＮ，ＰＭ１ＯＦ０，ＰＭ２ＯＦ０，ＰＭ
１ＯＮＳ，ＰＭ２ＯＮＳ，ＰＭ１ＯＦＳ，ＰＭ２ＯＦ
Ｓ，ＣＨＧ１，ＣＨＧ２，ＳＵＭ１Ｏ，ＳＵＭ２Ｏとし
て示す。

【００４３】ここで、信号ＣＨＧ１，ＣＨＧ２は、それ
ぞれ信号ＰＷＭ１，ＰＷＭ２が反転したすぐ次の信号Ｔ
ＳＥＴの１周期分のタイミングをさし、信号ＣＨＧ１は
信号ＣＨＧ１ＯＮと信号ＰＭ１ＯＦ０の論理和であり、
信号ＣＨＧ２は信号ＣＨＧ２ＯＮと信号ＰＭ２ＯＦ０の
論理和である。また、信号ＴＳＥＴは、基本クロックφ
を遅延した信号である。

【００４４】アダー６３はＴＳＥＴ信号の立上がりのタ
イミング毎にその入力端子に加わる信号の和の結果をそ
の出力にセットし、その値をバス６６上に出力するよう
動作する。即ち、通常のアダーとＤＦＦを１つのモジュ
ールにした構成となっている。さらにラッチ９には、信
号ＴＳＥＴ，ＣＨＧ１の論理積した制御信号が２入力ア
ンドゲート４０を通じて与えられ、ラッチ１０には、信
号ＴＳＥＴ，ＣＨＧ２の論理積した信号が２入力アンド
ゲート３７を通じて与えられている。また、クロックド
バッファ２３，２４には、それぞれＳＵＭ１Ｏ，ＳＵＭ
２Ｏの制御信号が与えられ、前述の複雑な制御を時分割
で動作可能としている。

【００４５】ディジタルコンパレータ２７の比較結果は
信号線７１に出力され、２入力アンドゲート４１，４２
の出力信号をＴＦＦ２９，３０のＴ入力に、ＴＳＥＴバ
ーのタイミングでサンプリングして与え、その出力を反
転させることで、出力端子ＰＷＭ１・ＯＵＴ，ＰＷＭ２
・ＯＵＴに正しいＰＷＭ信号が出力される。

【００４６】なお、説明の都合上、図１〜３の全てのラ
ッチ，カウンタ，コンパレータ，アダーは、８ビットと
しているが、適宜のビットサイズで実施できる。また、
図５のタイミング例は、ＰＷＭ１ラッチ９，ＰＷＭ２ラ
ッチ１０に、それぞれ３Ｈのデータがセットされている
ときのものである。

【００４７】次に、ＰＷＭ信号パルスのオン幅の制御に
ついて説明する。この制御は、ディジタルコンパレータ
２７の一致の生じない、ＰＷＭ信号がオフ（０）のタイ
ミング中の信号ＰＭ１ＯＮＳ，ＰＭ２０ＮＳを使用して
アダー６３を利用して演算している。

【００４８】信号ＰＷＭ１（ＰＷＭ１・ＯＵＴ）のオン
幅の制御は、アナログコンパレータ５１の比較基準電圧
Ｖｒｅｆ１の値に対する外部フィードバック信号ＦＩＢ
Ｎ１値が、Ｖｒｅｆ１＜ＦＢＩＮ１の時には、信号ＰＷ
Ｍ１のオン幅を小さくしＦＢＩＮ１の値を小さくするよ
うにし、Ｖｒｅｆ１＞ＦＢＩＮ１の時には、信号ＰＷＭ
１のオン幅を大きくしＦＢＩＮ１の値を大きくするよう
なフィードバック制御をするようになっている。なお、
アナログコンパレータ５１の出力値は、ＤＦＦ２８にＣ
ＭＰ・ＣＬＫ１（信号ＰＭ１ＯＦＳで代用可能）に同期
してサンプリングされ、その出力がＨの時にはＤＦＦ２
８のＱ出力がＨとなり、Ｌの時は、Ｑ出力にＬがサンプ
リングされる。そして、ＤＦＦ２８のＱ出力がＨの時
は、ゲート３３，３４，８１，８２により、ＰＭ１ＯＮ
Ｓの信号がＨになるタイミングでクロックドバッファ１
９が選択されスルーとなり、クロックドバッファ２０が
ハイインピーダンス状態となり、逆にＤＦＦ２８のＱ出
力がＬの時は、ゲート３３，３４，８１，８２により、
ＰＷ１ＯＮＳの信号がＨになるタイミングでクロックド
バッファ２０が選択されスルーとなり、クロックドバッ
ファ１９がハイインピーダンス状態となる。即ち、オン
幅を増やす時には、ラッチ８の０１Ｈが書かれたレジス
タ値とラッチ３の値の和をとり、それを再び、ラッチ３
に値を書き込み、ラッチ３の値を１増やすように制御さ
れる。また、オン幅を減らす時には、ラッチ７のＦＦＨ
の書かれたレジスタ値とラッチ３の和をとり、それを再
び、ラッチ３に値を書込み、ラッチ３の値を１減らすよ
うに制御する。

【００４９】同様に、信号ＰＷＭ２（ＰＷＭ２・ＯＵ
Ｔ）のオン幅の制御は、アナログコンパレータ５１−２
の比較基準電圧Ｖｒｅｆ２の値に対する外部フィードバ
ック信号ＦＩＢＮ２値が、Ｖｒｅｆ２＜ＦＢＩＮ２の時
には、信号ＰＷＭ２のオン幅を小さくしＦＢＩＮ２の値
を小さくするようにし、Ｖｒｅｆ２＞ＦＢＩＮ２の時に
は、信号ＰＷＭ２のオン幅を大きくしＦＢＩＮ２の値を
大きくするようなフィードバック制御をするようになっ
ている。なお、アナログコンパレータ５１−２の出力値
は、ＤＦＦ２８−２にＣＰＭ・ＣＬＫ２（信号ＰＭ２Ｏ
ＦＳで代用可能）に同期してサンプリングされ、その出
力がＨの時にはＤＦＦ２８−２のＱ出力がＨとなり、Ｌ
の時は、Ｑ出力にＬがサンプリングされる。そして、Ｄ
ＦＦ２８−２のＱ出力がＨの時は、ゲート３３−２，３
４−２，８１，８２により、ＰＷ２ＯＮＳの信号がＨに
なるタイミングでクロックドバッファ１９が選択されス
ルーとなり、クロックドバッファ２０がハイインピーダ
ンス状態となり、逆にＤＦＦ２８のＱ出力がＬの時は、
ゲート３３，３４，８１，８２により、ＰＷ１ＯＮＳの
信号がＨになるタイミングでクロックドバッファ２０が
選択されスルーとなり、クロックドバッファ１９がハイ
インピーダンス状態となる。即ち、オン幅を増やす時に
は、ラッチ８の０１Ｈが書かれたレジスタ値とラッチ４
の値の和をとり、それを再び、ラッチ４を書き込み、ラ
ッチ４の値を１増やすように制御される。また、オン幅
を減らす時には、ラッチ７のＦＦＨの書かれたレジスタ
値とラッチ４の和をとり、それを再び、ラッチ４を書き
込み、ラッチ４の値を１減らすように制御する。

【００５０】以上の制御のためのタイミングは、信号Ｐ
ＷＭ１のＯＮ幅の制御データの入っているラッチ３に対
しては、ＰＭ１ＯＮＳとＴＳＥＴの信号を２入力アンド
ゲート４３を通して与えられ、バッファ１３にはオアゲ
ート４９を通じてＰＭ１ＯＮＳの信号が与えられる。

【００５１】同様に信号ＰＷＭ２のＯＮ幅の制御データ
の入っているラッチ４に対しては、ＰＭ２ＯＮＳとＴＳ
ＥＴの信号を２入力アンドゲート４４を通して与えら
れ、バッファ１４にはオアゲート５０を通じてＰＭ２Ｏ
ＮＳの信号が与えられる。

【００５２】なお、ＣＭＰ・ＣＬＫ１は、信号ＰＭ１Ｏ
ＮＳに同期したサンプリング信号で、同様にＣＭＰ・Ｃ
ＬＫ２は、信号ＰＭ２ＯＮＳに同期したサンプリング信
号でもよい。

【００５３】次に、本発明のポイントとなるＰＷＭ信号
の最大値（最大オン幅）リミッタの制御について説明す
る。この制御もコンパレータ２７の一致の生じないＰＷ
Ｍ信号がオフ（Ｌ）のタイミングを利用しており、具体
的には、信号ＰＭ１ＯＦＳ，ＰＭ２ＯＦＳを使用してア
ダー６３を利用して演算している。

【００５４】まず、信号ＰＷＭ１の場合、信号ＰＭ１Ｏ
ＦＳのタイミングで、ラッチ３のレジスタ値（信号ＰＷ
Ｍ１のオン幅値）とラッチ１のレジスタ値（信号ＰＷＭ
１のオン幅の最大値）の反転値がアダー６３で加算さ
れ、その結果にキャリがあれば、Ｄラッチ３１にＨがセ
ットされ、なければＬがセットされる。なお、そのラッ
チのタイミングは、ＰＭ１ＯＦＳとＴＳＥＴ信号がアン
ドゲート３８を通じてラッチ３１に与えられる。一旦Ｄ
ラッチ３１のＱ出力がＨになると、複合ゲート３５のア
ンドの一方の入力がＨに、複合ゲート４７のアンドの一
方の入力がＬとなり、次の信号ＣＨＧ１ＯＮ及びＰＭ１
ＯＮＳが入力された時には、ラッチ３のレジスタ値のか
わりに、ラッチ１のレジスタ値、すなわち、信号ＰＷＭ
１のオン幅の最大値がバス６５上に出力される。Ｄラッ
チ３１のＱ出力がＬの時は、複合ゲート４７のアンドの
一方の入力がＨとなり、複合ゲート３５のアンドの一方
の入力がＬとなり、次の信号ＣＨＧ１ＯＮ及びＰＭ１Ｏ
ＮＳが入力された時には、ラッチ３のレジスタ値がその
ままバス６５上に出力される。

【００５５】また、信号ＰＷＭ２の場合、信号ＰＭ２Ｏ
ＦＳのタイミングで、ラッチ４のレジスタ値（信号ＰＷ
Ｍ２のオン幅値）とラッチ２のレジスタ値（信号ＰＷＭ
２のオン幅の最大値）の反転値がアダー６３で加算さ
れ、その結果にキャリがあれば、Ｄラッチ３２にＨがセ
ットされ、なければＬがセットされる。なお、そのラッ
チのタイミングは、ＰＭ２ＯＦＳとＴＳＥＴ信号がアン
ドゲート３９を通じてラッチ３２に与えられる。一旦Ｄ
ラッチ３２のＱ出力がＨになると、複合ゲート３６のア
ンドの一方の入力がＨに、複合ゲート４８のアンドの一
方の入力がＬとなり、次の信号ＣＨＧ２ＯＮ及びＰＭ２
ＯＮＳが入力された時には、ラッチ４のレジスタ値のか
わりに、ラッチ２のレジスタ値、すなわち、信号ＰＷＭ
２のオン幅の最大値がバス６５上に出力される。Ｄラッ
チ３２のＱ出力がＬの時は、複合ゲート４７のアンドの
一方の入力がＨとなり、複合ゲート３５のアンドの一方
の入力がＬとなり、次の信号ＣＨＧ２ＯＮ及びＰＭ２Ｏ
ＮＳが入力された時には、ラッチ４のレジスタ値がその
ままバス６５上に出力される。

【００５６】このようにして、ラッチ１，２にセットさ
れている最大値以下に信号ＰＷＭ１、ＰＷＭ２のオン幅
が常に制御される。即ち、オン幅が最大値データより大
きくなると、前述の和演算の結果にキャリが生じること
を利用し、この情報をラッチしてＰＷＭ信号のオン幅を
制御する。

【００５７】又、ＰＷＭ信号のオン幅が最大リミッタ値
で制限されている状態での信号ＰＭ１ＯＮＳ、ＰＭ２Ｏ
ＮＳによるオン幅増減動作に対しても、最大リミッタ値
が選択されるので、アナログコンパレータ５１、５１−
２がオン幅増加方向の比較結果を出力し続けて最大値リ
ミッタ状態が継続した後に、逆にオン幅減少方向の比較
結果を出力されても直ちに最大リミッタ値から１Ｈ減算
したデータによるオン幅が出力され、図７に示すような
良好なオン幅増減動作が遂行される。

【００５８】なお、信号ＰＷＭ１，ＰＷＭ２のための最
小オン幅検知回路６１，６２は、本実施の形態の場合で
は、オン幅の１Ｈを検知してその幅以下にならないよう
にする回路であり、それぞれラッチ３，４の“１”値を
検知し、かつＤＷ１，ＤＷ２が１で、ＵＰ１，ＵＰ２が
０の時、ラッチ３，４のレジスタを常に１にセットする
ように動作し、それぞれＤＷ１，ＤＷ２が１から０にな
り、ＵＰ１，ＵＰ２が０から１になるとラッチ３，４へ
の１のセットを解除するように動作する。

【００５９】また、タイミング回路５３は、各動作タイ
ミング信号を作成し、端子９１に基本クロックを与え
る。この基本クロックは、ディレー素子６０で遅延され
ＴＳＥＴ信号として出力される。さらに、ディレー素子
６０で遅延された信号はインバータ５８で反転されＴＳ
ＥＴバーした信号として使用される。それ以外の全ての
タイミング信号はこれらの信号と、出力端子ＰＷＭ１・
ＯＵＴ、ＰＷＭ２・ＯＵＴからの信号を用いて、タイミ
ング回路５３内でディジタル微分の手法で容易に生成で
きる。

【００６０】

【発明の効果】以上詳述したように本発明によれば、
‘Ｈ’出力幅データが‘Ｈ’出力幅の最大値データを越
え、さらに、制御対象となる電源装置の整流出力とリフ
ァレンス値とを比較するアナログコンパレータが‘Ｈ’
出力幅データを増大させようとする比較結果を出力して
いる状態から、逆にアナログコンパレータが、‘Ｈ’出
力データを減少させようとする比較結果を出力した場
合、ＰＷＭ信号はすぐに、その比較結果に応答して最大
値データよりも１ＬＳＢ分小さいデータに相当する期間
の‘Ｈ’出力を出すことが可能であり、制御対象となる
電源装置に対して良好な応答性を保つことができる。

【００６１】また、‘Ｈ’出力幅の最大値データをレジ
スタのフルスケールより１ＬＳＢ分小さい値以下に設定
しておくことで（例えばレジスタが８ビットの場合、２
５４以下）、‘Ｈ’出力幅データは、‘Ｈ’出力幅の増
加幅データの加算が繰り返し遂行されても、‘Ｈ’出力
幅の最大値データよりも１ＬＳＢ分だけ大きな値に維持
される。これにより、‘Ｈ’出力幅データが、フルスケ
ールを越えて０に更新されるのを防ぎ、ＰＷＭ信号が、
最大値リミッタ状態から誤って解除されてしまい、再び
最小出力幅から‘Ｈ’期間を出力するといった誤動作を
回避できる。

【図面の簡単な説明】

【図１】本発明の実施の一形態に係るＰＷＭ信号生成装
置の構成を現すブロック図である。

【図２】本発明の実施の一形態に係るＰＷＭ信号生成装
置の構成を現すブロック図である。

【図３】本発明の実施の一形態に係るＰＷＭ信号生成装
置の構成を現すブロック図である。

【図４】インバータ５４，５５の詳細図である。

【図５】ＰＷＭ信号生成装置の基本動作のタイミングを
示すタイムチャートである。

【図６】ＰＷＭ信号生成装置におけるデータの処理シー
ケンスを示すフローチャートである。

【図７】ＰＷＭ信号生成装置におけるＰＷＭ信号の
‘Ｈ’出力幅最大値リミッタ動作を示す図である。

【図８】従来のＰＷＭ信号生成装置における‘Ｈ’出力
幅最大値リミッタ動作を示す図である。

【符号の説明】

１〜１０ ８ビットラッチ ２６ ＵＰフリーランカウンタ ２７ ディジタルコンパレータ ２９、３０ ＴＦＦ ３１、３２ ラッチ ５１、５１−２ アナログコンパレータ ６３ アダー

Claims (1)

【特許請求の範囲】
1. 【請求項１】 所定のクロック信号をカウントするカウ
   ンタと、このカウンタと同じビット長の単数または複数
   のレジスタ手段と、前記カウンタと前記レジスタ手段の
   対応する各ビットを各レジスタ手段について比較し、各
   ビットの値が全て一致した時に一致信号を出力するディ
   ジタルコンパレータと、このディジタルコンパレータに
   よる一致出力の都度、比較に係るレジスタ手段に対応す
   る当該装置の出力信号の状態を反転させる出力反転手段
   と、この出力反転手段の反転出力の都度、比較に係るレ
   ジスタ手段に所要のデータを設定する設定手段を備え、
   この設定手段は、時分割で動作するアダーを備え、この
   アダーにより前記カウンタのカウント値に対して、前記
   出力反転手段のハイレベル信号出力幅データ、ローレベ
   ル信号出力幅データ及びハイレベル信号出力幅の最大値
   データの中から選択されたいずれか１つのデータを加算
   した前記所要のデータを算出し、前記出力反転手段のロ
   ーレベル信号出力期間において、前記アダーにより前記
   ハイレベル信号出力幅データ及びハイレベル信号出力幅
   の最大値データのうちの選択されたいずれか１つのデー
   タに対して、前記ハイレベル信号出力幅データの増加幅
   又は減少幅データを、制御対象となる電源装置の整流出
   力とこの整流出力に対するリファレンス値とを比較する
   アナログコンパレータの比較結果に応じて加算して、次
   回のハイレベル信号出力幅データを算出する演算期間
   と、この演算期間の後、前記次回のハイレベル信号出力
   幅データとハイレベル信号出力幅の最大値データを比較
   演算する演算期間を有するＰＷＭ信号生成装置におい
   て、 前記出力反転手段のローレベル信号出力期間に、前記次
   回のハイレベル信号出力幅データを算出する際に、前回
   のローレベル信号出力期間でのハイレベル信号出力幅デ
   ータと前記ハイレベル信号出力幅の最大値データとの比
   較演算で、前記ハイレベル信号出力幅データが前記ハイ
   レベル信号出力幅の最大値データを越えているという比
   較結果が出力されている場合には、前記ハイレベル信号
   出力幅の最大値データを選択して前記ハイレベル信号出
   力幅データの増加幅又は減少幅データとの演算を行い、
   前記ハイレベル信号出力幅データが前記ハイレベル信号
   出力幅の最大値データ以下であるという比較結果が出力
   されている場合には、前記ハイレベル信号出力幅データ
   を選択して前記ハイレベル信号出力幅データの増加幅又
   は減少幅データとの演算を行うことを特徴とするＰＷＭ
   信号生成装置。