JPH1028383A - Pwm信号生成装置 - Google Patents
Pwm信号生成装置Info
- Publication number
- JPH1028383A JPH1028383A JP19691796A JP19691796A JPH1028383A JP H1028383 A JPH1028383 A JP H1028383A JP 19691796 A JP19691796 A JP 19691796A JP 19691796 A JP19691796 A JP 19691796A JP H1028383 A JPH1028383 A JP H1028383A
- Authority
- JP
- Japan
- Prior art keywords
- output
- data
- level signal
- width
- signal output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dc-Dc Converters (AREA)
Abstract
(57)【要約】
【課題】 PWM信号の最大値制御を適切に行うことに
より、制御対象電源に対するPWM信号の応答性を高め
ることが可能なPWM信号生成装置を提供する。 【解決手段】 例えば信号PWM1の場合、信号PM1
OFSのタイミングで、ラッチ3のレジスタ値(信号P
WM1のオン幅値)とラッチ1のレジスタ値(信号PW
M1のオン幅の最大値)の反転値がアダーで加算され、
その結果にキャリがあれば、所定のDラッチにHがセッ
トされ、なければLがセットされる。一旦DラッチのQ
出力がHになると、複合ゲート35のアンドの一方の入
力がHに、複合ゲート47のアンドの一方の入力がLと
なり、次の信号CHG1ON及びPM1ONSが入力さ
れた時には、ラッチ3のレジスタ値のかわりに、ラッチ
1のレジスタ値、すなわち、信号PWM1のオン幅の最
大値がバス65上に出力される。
より、制御対象電源に対するPWM信号の応答性を高め
ることが可能なPWM信号生成装置を提供する。 【解決手段】 例えば信号PWM1の場合、信号PM1
OFSのタイミングで、ラッチ3のレジスタ値(信号P
WM1のオン幅値)とラッチ1のレジスタ値(信号PW
M1のオン幅の最大値)の反転値がアダーで加算され、
その結果にキャリがあれば、所定のDラッチにHがセッ
トされ、なければLがセットされる。一旦DラッチのQ
出力がHになると、複合ゲート35のアンドの一方の入
力がHに、複合ゲート47のアンドの一方の入力がLと
なり、次の信号CHG1ON及びPM1ONSが入力さ
れた時には、ラッチ3のレジスタ値のかわりに、ラッチ
1のレジスタ値、すなわち、信号PWM1のオン幅の最
大値がバス65上に出力される。
Description
【0001】
【発明の属する技術分野】本発明は、電子写真式複写機
の電源装置等に用いるPWM(パルス幅変調)信号生成
装置に関するものである。
の電源装置等に用いるPWM(パルス幅変調)信号生成
装置に関するものである。
【0002】
【従来の技術】従来、例えば、三角波発生回路の三角波
出力を変動するリファレンス値と比較して、そのコンパ
レート出力をPWM信号とするといったアナログPWM
信号生成装置においては、リファレンス値を所定値以上
に保つことでPWM信号の‘H’(ハイレベル信号)出
力期間の最大出力幅制御を行っている。又、ディジタル
PWM信号生成装置においては、最大出力幅データを設
定し、そのデータと出力しようとする‘H’出力期間デ
ータと比較する等の‘H’出力期間の最大出力幅制御を
行っている。
出力を変動するリファレンス値と比較して、そのコンパ
レート出力をPWM信号とするといったアナログPWM
信号生成装置においては、リファレンス値を所定値以上
に保つことでPWM信号の‘H’(ハイレベル信号)出
力期間の最大出力幅制御を行っている。又、ディジタル
PWM信号生成装置においては、最大出力幅データを設
定し、そのデータと出力しようとする‘H’出力期間デ
ータと比較する等の‘H’出力期間の最大出力幅制御を
行っている。
【0003】
【発明が解決しようとする課題】しかしながら、ディジ
タルPWM信号生成装置において、図8に示すように
‘H’出力幅データが‘H’出力幅の最大値データを越
え、さらに、制御対象となる電源装置の整流出力とリフ
ァレンス値とを比較するアナログコンパレータが‘H’
出力幅データを増大させようとする比較結果(図中
‘L’)を出力している場合、‘H’出力幅データに対
して、次々に‘H’出力幅の増加幅データが加算される
と、‘H’出力幅データと‘H’出力幅の最大値データ
との大きさの差は広がっていく。この状態で、逆にアナ
ログコンパレータが、‘H’出力幅データを減少させよ
うとする比較結果(図中‘H’)を出力した場合、次に
出力されるPWM信号の‘H’出力期間は本来最大値デ
ータよりも1LSB(LeastSignifican
t Bit)分小さいデータに相当したものでなければ
ならないが、通常‘H’出力期間の増加幅と減少幅はそ
の絶対値が同一となるように設定されるため、増加幅が
加算された回数だけ減少幅の加算を繰り返すまで、PW
M信号は、‘H’出力期間の最大値データに相当する期
間の‘H’出力をだしつづけてから最大値データよりも
1LSB分小さいデータに相当する期間の‘H’出力を
出すこととなる。この為、制御対象電源に対するPWM
信号の応答性が損なわれる。
タルPWM信号生成装置において、図8に示すように
‘H’出力幅データが‘H’出力幅の最大値データを越
え、さらに、制御対象となる電源装置の整流出力とリフ
ァレンス値とを比較するアナログコンパレータが‘H’
出力幅データを増大させようとする比較結果(図中
‘L’)を出力している場合、‘H’出力幅データに対
して、次々に‘H’出力幅の増加幅データが加算される
と、‘H’出力幅データと‘H’出力幅の最大値データ
との大きさの差は広がっていく。この状態で、逆にアナ
ログコンパレータが、‘H’出力幅データを減少させよ
うとする比較結果(図中‘H’)を出力した場合、次に
出力されるPWM信号の‘H’出力期間は本来最大値デ
ータよりも1LSB(LeastSignifican
t Bit)分小さいデータに相当したものでなければ
ならないが、通常‘H’出力期間の増加幅と減少幅はそ
の絶対値が同一となるように設定されるため、増加幅が
加算された回数だけ減少幅の加算を繰り返すまで、PW
M信号は、‘H’出力期間の最大値データに相当する期
間の‘H’出力をだしつづけてから最大値データよりも
1LSB分小さいデータに相当する期間の‘H’出力を
出すこととなる。この為、制御対象電源に対するPWM
信号の応答性が損なわれる。
【0004】又、‘H’出力幅の増加幅データの加算が
繰り返し遂行されて、‘H’出力幅データを格納するレ
ジスタのフルスケールを越えてしまうと、PWM信号
は、最大値リミッタ状態から誤って解除されてしまい
(例えば、レジスタが8ビットの場合、255から0に
データが更新されてしまう)、再び最小出力幅から
‘H’期間を出力するといった誤動作に陥ってしまう。
繰り返し遂行されて、‘H’出力幅データを格納するレ
ジスタのフルスケールを越えてしまうと、PWM信号
は、最大値リミッタ状態から誤って解除されてしまい
(例えば、レジスタが8ビットの場合、255から0に
データが更新されてしまう)、再び最小出力幅から
‘H’期間を出力するといった誤動作に陥ってしまう。
【0005】そこで、本発明は上記事情に鑑みてなされ
たものであり、PWM信号の最大値制御を適切に行うこ
とにより、制御対象電源に対するPWM信号の応答性を
高めることが可能なPWM信号生成装置を提供すること
を目的とする。
たものであり、PWM信号の最大値制御を適切に行うこ
とにより、制御対象電源に対するPWM信号の応答性を
高めることが可能なPWM信号生成装置を提供すること
を目的とする。
【0006】
【課題を解決するための手段】上記課題を解決するため
に本発明は、所定のクロック信号をカウントするカウン
タと、このカウンタと同じビット長の単数または複数の
レジスタ手段と、前記カウンタと前記レジスタ手段の対
応する各ビットを各レジスタ手段について比較し、各ビ
ットの値が全て一致した時に一致信号を出力するディジ
タルコンパレータと、このディジタルコンパレータによ
る一致出力の都度、比較に係るレジスタ手段に対応する
当該装置の出力信号の状態を反転させる出力反転手段
と、この出力反転手段の反転出力の都度、比較に係るレ
ジスタ手段に所要のデータを設定する設定手段を備え、
この設定手段は、時分割で動作するアダーを備え、この
アダーにより前記カウンタのカウント値に対して、前記
出力反転手段のハイレベル信号出力幅データ、ローレベ
ル信号出力幅データ及びハイレベル信号出力幅の最大値
データの中から選択されたいずれか1つのデータを加算
した前記所要のデータを算出し、前記出力反転手段のロ
ーレベル信号出力期間において、前記アダーにより前記
ハイレベル信号出力幅データ及びハイレベル信号出力幅
の最大値データのうちの選択されたいずれか1つのデー
タに対して、前記ハイレベル信号出力幅データの増加幅
又は減少幅データを、制御対象となる電源装置の整流出
力とこの整流出力に対するリファレンス値とを比較する
アナログコンパレータの比較結果に応じて加算して、次
回のハイレベル信号出力幅データを算出する演算期間
と、この演算期間の後、前記次回のハイレベル信号出力
幅データとハイレベル信号出力幅の最大値データを比較
演算する演算期間を有するPWM信号生成装置におい
て、前記出力反転手段のローレベル信号出力期間に、前
記次回のハイレベル信号出力幅データを算出する際に、
前回のローレベル信号出力期間でのハイレベル信号出力
幅データと前記ハイレベル信号出力幅の最大値データと
の比較演算で、前記ハイレベル信号出力幅データが前記
ハイレベル信号出力幅の最大値データを越えているとい
う比較結果が出力されている場合には、前記ハイレベル
信号出力幅の最大値データを選択して前記ハイレベル信
号出力幅データの増加幅又は減少幅データとの演算を行
い、前記ハイレベル信号出力幅データが前記ハイレベル
信号出力幅の最大値データ以下であるという比較結果が
出力されている場合には、前記ハイレベル信号出力幅デ
ータを選択して前記ハイレベル信号出力幅データの増加
幅又は減少幅データとの演算を行うことを特徴とする。
に本発明は、所定のクロック信号をカウントするカウン
タと、このカウンタと同じビット長の単数または複数の
レジスタ手段と、前記カウンタと前記レジスタ手段の対
応する各ビットを各レジスタ手段について比較し、各ビ
ットの値が全て一致した時に一致信号を出力するディジ
タルコンパレータと、このディジタルコンパレータによ
る一致出力の都度、比較に係るレジスタ手段に対応する
当該装置の出力信号の状態を反転させる出力反転手段
と、この出力反転手段の反転出力の都度、比較に係るレ
ジスタ手段に所要のデータを設定する設定手段を備え、
この設定手段は、時分割で動作するアダーを備え、この
アダーにより前記カウンタのカウント値に対して、前記
出力反転手段のハイレベル信号出力幅データ、ローレベ
ル信号出力幅データ及びハイレベル信号出力幅の最大値
データの中から選択されたいずれか1つのデータを加算
した前記所要のデータを算出し、前記出力反転手段のロ
ーレベル信号出力期間において、前記アダーにより前記
ハイレベル信号出力幅データ及びハイレベル信号出力幅
の最大値データのうちの選択されたいずれか1つのデー
タに対して、前記ハイレベル信号出力幅データの増加幅
又は減少幅データを、制御対象となる電源装置の整流出
力とこの整流出力に対するリファレンス値とを比較する
アナログコンパレータの比較結果に応じて加算して、次
回のハイレベル信号出力幅データを算出する演算期間
と、この演算期間の後、前記次回のハイレベル信号出力
幅データとハイレベル信号出力幅の最大値データを比較
演算する演算期間を有するPWM信号生成装置におい
て、前記出力反転手段のローレベル信号出力期間に、前
記次回のハイレベル信号出力幅データを算出する際に、
前回のローレベル信号出力期間でのハイレベル信号出力
幅データと前記ハイレベル信号出力幅の最大値データと
の比較演算で、前記ハイレベル信号出力幅データが前記
ハイレベル信号出力幅の最大値データを越えているとい
う比較結果が出力されている場合には、前記ハイレベル
信号出力幅の最大値データを選択して前記ハイレベル信
号出力幅データの増加幅又は減少幅データとの演算を行
い、前記ハイレベル信号出力幅データが前記ハイレベル
信号出力幅の最大値データ以下であるという比較結果が
出力されている場合には、前記ハイレベル信号出力幅デ
ータを選択して前記ハイレベル信号出力幅データの増加
幅又は減少幅データとの演算を行うことを特徴とする。
【0007】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【0008】図1〜図3は本発明の実施の一形態に係る
PWM信号生成装置の構成を現すブロック図である。
尚、以下の説明において、‘H’及び‘L’は、各々信
号のハイレベル(オン状態)、ローレベル(オフ状態)
を示す意味で用いるものとする。
PWM信号生成装置の構成を現すブロック図である。
尚、以下の説明において、‘H’及び‘L’は、各々信
号のハイレベル(オン状態)、ローレベル(オフ状態)
を示す意味で用いるものとする。
【0009】これらの図に示したように、8ビット構成
のラッチ(レジスタ)1〜6の出力端子は、それぞれク
ロックドバッファ(B.F)11〜16を通じてバス6
5に接続されている。また、この8ビット構成のラッチ
のうちラッチ1,2の出力端子は、各々インバータ5
5,54の入力端子に接続され、これにより各々の出力
信号が反転されクロックドバッファ(B.F)17,1
8を通じてバス64に供給されるようになっている。さ
らに、この8ビット構成のラッチのうちラッチ1,2及
びラッチ5,6の入力端子は、それぞれCPUバス75
に接続されている。なお、インバータ54,55は詳し
くは図4のとおりに構成され、8bitのインバータ回
路を構成している。
のラッチ(レジスタ)1〜6の出力端子は、それぞれク
ロックドバッファ(B.F)11〜16を通じてバス6
5に接続されている。また、この8ビット構成のラッチ
のうちラッチ1,2の出力端子は、各々インバータ5
5,54の入力端子に接続され、これにより各々の出力
信号が反転されクロックドバッファ(B.F)17,1
8を通じてバス64に供給されるようになっている。さ
らに、この8ビット構成のラッチのうちラッチ1,2及
びラッチ5,6の入力端子は、それぞれCPUバス75
に接続されている。なお、インバータ54,55は詳し
くは図4のとおりに構成され、8bitのインバータ回
路を構成している。
【0010】ラッチ7,8の出力端子は、それぞれクロ
ックドバッファ(B.F)19,20を通じてバス64
に供給されている。また、このラッチ7,8の入力端子
は、上記ラッチ1,2等と同様にそれぞれCPUバス7
5に接続されている。
ックドバッファ(B.F)19,20を通じてバス64
に供給されている。また、このラッチ7,8の入力端子
は、上記ラッチ1,2等と同様にそれぞれCPUバス7
5に接続されている。
【0011】また、ラッチ1,2,5,6,7,8のラ
ッチ制御端子には、それぞれMAXSET1,MAXS
ET2,CPUSET1,CPUSET2,DWSE
T,UPSETの信号線が接続されている。
ッチ制御端子には、それぞれMAXSET1,MAXS
ET2,CPUSET1,CPUSET2,DWSE
T,UPSETの信号線が接続されている。
【0012】クロックドバッファ15,16のコントロ
ール端子には,それぞれ信号PM1OF0,PM2OF
0の信号線が接続されている。また、クロックドバッフ
ァ17,18のコントロール端子には,それぞれ信号P
M2OFS,PM1OFSの信号線が接続されている。
ール端子には,それぞれ信号PM1OF0,PM2OF
0の信号線が接続されている。また、クロックドバッフ
ァ17,18のコントロール端子には,それぞれ信号P
M2OFS,PM1OFSの信号線が接続されている。
【0013】バス64,65は、それぞれアダー(加算
器)63の異なった組の入力端子に接続されている。一
方、アダー63の出力端子は、バス66を介して、ラッ
チ3,4,9,10の入力端子に接続されている。
器)63の異なった組の入力端子に接続されている。一
方、アダー63の出力端子は、バス66を介して、ラッ
チ3,4,9,10の入力端子に接続されている。
【0014】ラッチ9,10の出力端子は、それぞれバ
ス67,68を介しクロックドバッファ(CLK B.
F)23,24を通じてバス69に接続される。また、
ラッチ9,10は、クロックドバッファ(B.F)2
2,21を通じてバス64に接続されている。
ス67,68を介しクロックドバッファ(CLK B.
F)23,24を通じてバス69に接続される。また、
ラッチ9,10は、クロックドバッファ(B.F)2
2,21を通じてバス64に接続されている。
【0015】クロックドバッファ23,24のコントロ
ール端子には、それぞれ信号SUM1O,SUM2Oが
入力されており、クロックドバッファ21,22のコン
トロール端子には、それぞれ信号CHG2,CHG1が
入力されている。
ール端子には、それぞれ信号SUM1O,SUM2Oが
入力されており、クロックドバッファ21,22のコン
トロール端子には、それぞれ信号CHG2,CHG1が
入力されている。
【0016】UPフリーランカウンタ26は、所定のク
ロック信号をカウントするカウンタであり、そのカウン
ト出力端子はバス70を介してディジタルコンパレータ
27の一方の組の入力端子に接続されている。一方、デ
ィジタルコンパレータ27の他方の組の入力端子は、バ
ス69に接続されている。
ロック信号をカウントするカウンタであり、そのカウン
ト出力端子はバス70を介してディジタルコンパレータ
27の一方の組の入力端子に接続されている。一方、デ
ィジタルコンパレータ27の他方の組の入力端子は、バ
ス69に接続されている。
【0017】29,30は、同期型のTフリップフロッ
プ(以下、「TFF」という。)であり、トグル動作を
するものである。このTFF29,30のそれぞれのQ
出力端子は、それぞれ出力端子PWM1・OUT,PW
M2・OUTに接続されている。また、TFF29,3
0のクロック入力端子は、TSETバー信号線(反転信
号を示す上線を「バー」と記す。以下同様)に接続さ
れ、データ入力端子Tは、それぞれ2入力アンドゲート
41,42の出力端子に接続されている。
プ(以下、「TFF」という。)であり、トグル動作を
するものである。このTFF29,30のそれぞれのQ
出力端子は、それぞれ出力端子PWM1・OUT,PW
M2・OUTに接続されている。また、TFF29,3
0のクロック入力端子は、TSETバー信号線(反転信
号を示す上線を「バー」と記す。以下同様)に接続さ
れ、データ入力端子Tは、それぞれ2入力アンドゲート
41,42の出力端子に接続されている。
【0018】2入力アンドゲート41,42の入力端子
の一方はともにディジタルコンパレータ27の出力端子
に接続されている。また、2入力アンドゲート41,4
2の他方の入力端子は、SUM10,SUM20信号線
に接続されている。
の一方はともにディジタルコンパレータ27の出力端子
に接続されている。また、2入力アンドゲート41,4
2の他方の入力端子は、SUM10,SUM20信号線
に接続されている。
【0019】Dラッチ31,32のデータ入力端子D
は、アダー63のキャリ出力端子Cに接続されている。
また、Dラッチ31,32のラッチ信号入力端子Lは、
それぞれ2入力アンドゲート38,39の出力端子に接
続されている。さらに、Dラッチ31,32のQ出力端
子は、それぞれ複合ゲート35,36の一方の入力端子
及びインバータ56,57の入力端子に接続されてい
る。
は、アダー63のキャリ出力端子Cに接続されている。
また、Dラッチ31,32のラッチ信号入力端子Lは、
それぞれ2入力アンドゲート38,39の出力端子に接
続されている。さらに、Dラッチ31,32のQ出力端
子は、それぞれ複合ゲート35,36の一方の入力端子
及びインバータ56,57の入力端子に接続されてい
る。
【0020】2入力アンドゲート38,39のそれぞれ
の一方の入力端子には、アダー63のクロック入力端子
Cに加わるTSET信号線が接続されていて、他方の入
力端子にはそれぞれ信号PM1OFS,PM2OFSの
信号線が接続されている。
の一方の入力端子には、アダー63のクロック入力端子
Cに加わるTSET信号線が接続されていて、他方の入
力端子にはそれぞれ信号PM1OFS,PM2OFSの
信号線が接続されている。
【0021】アナログコンパレータ51の−(マイナ
ス)入力端子には、一端が接地された基準電源(Vre
f1)52の出力端子が接続されている。また、アナロ
グコンパレータ51の+入力端子には、外部制御回路の
制御情報検出回路の信号FBIN1が入力されている。
さらに、アナログコンパレータ51の出力端子は、Dフ
リップフロップ(以下、「DFF」という。)28のデ
ータ入力端子に接続されている。
ス)入力端子には、一端が接地された基準電源(Vre
f1)52の出力端子が接続されている。また、アナロ
グコンパレータ51の+入力端子には、外部制御回路の
制御情報検出回路の信号FBIN1が入力されている。
さらに、アナログコンパレータ51の出力端子は、Dフ
リップフロップ(以下、「DFF」という。)28のデ
ータ入力端子に接続されている。
【0022】DFF28のQバー出力端子は、2入力ア
ンドゲート33の一方の入力端子に接続され、Q出力端
子は2入力アンドゲート34の一方の入力端子に接続さ
れている。
ンドゲート33の一方の入力端子に接続され、Q出力端
子は2入力アンドゲート34の一方の入力端子に接続さ
れている。
【0023】2入力アンドゲート33,34の他方の入
力端子は、ともに、PM1ONS信号線に接続されてい
る。また、2入力ゲート33,34の出力端子はそれぞ
れ2入力オアゲート81、82の一方の入力端子に接続
されていると同時に、1H検知回路61の信号入力端子
UP1,DW1にもそれぞれ接続されている。
力端子は、ともに、PM1ONS信号線に接続されてい
る。また、2入力ゲート33,34の出力端子はそれぞ
れ2入力オアゲート81、82の一方の入力端子に接続
されていると同時に、1H検知回路61の信号入力端子
UP1,DW1にもそれぞれ接続されている。
【0024】51−2はアナログコンパレータで、コン
パレータ51と同様に、その−(マイナス)入力端子に
は一端が接地された基準電源(Vref2)52−2の
出力端子が接続され、また、+入力端子には外部制御回
路の制御情報検出回路の信号FBIN2が入力されてい
る。さらに、アナログコンパレータ51−2の出力端子
は、DFF28−2のデータ入力端子に接続されてい
る。
パレータ51と同様に、その−(マイナス)入力端子に
は一端が接地された基準電源(Vref2)52−2の
出力端子が接続され、また、+入力端子には外部制御回
路の制御情報検出回路の信号FBIN2が入力されてい
る。さらに、アナログコンパレータ51−2の出力端子
は、DFF28−2のデータ入力端子に接続されてい
る。
【0025】DFF28−2のQバー出力端子は、2入
力アンドゲート33−2の一方の入力端子に接続され、
Q出力端子は2入力アンドゲート34−2の一方の入力
端子に接続されている。
力アンドゲート33−2の一方の入力端子に接続され、
Q出力端子は2入力アンドゲート34−2の一方の入力
端子に接続されている。
【0026】2入力アンドゲート33−2,34−2の
他方の入力端子は、ともに、信号PM2ONS信号線に
接続されている。また、2入力アンドゲート33−2,
34−2の出力端子はそれぞれ2入力オアゲート81,
82の一方の入力端子に接続されていると同時に、1H
検知回路62の信号入力端子UP2,DW2にもそれぞ
れ接続されている。
他方の入力端子は、ともに、信号PM2ONS信号線に
接続されている。また、2入力アンドゲート33−2,
34−2の出力端子はそれぞれ2入力オアゲート81,
82の一方の入力端子に接続されていると同時に、1H
検知回路62の信号入力端子UP2,DW2にもそれぞ
れ接続されている。
【0027】2入力オアゲート81,82の出力端子
は、それぞれクロックドバッファ20,19の信号制御
端子に接続されている。
は、それぞれクロックドバッファ20,19の信号制御
端子に接続されている。
【0028】35,36は複合ゲートである。複合ゲー
ト35のオア入力端子は、信号CHG1ON,PM1O
NSの信号線に接続され、その出力端子はクロックドバ
ッファ11コントロール端子に接続されている。また、
複合ゲート36のオア入力端子は、信号CHG2ON,
PM2ONSの信号線に接続され、その出力端子はクロ
ックドバッファ12のコントロール端子に接続されてい
る。
ト35のオア入力端子は、信号CHG1ON,PM1O
NSの信号線に接続され、その出力端子はクロックドバ
ッファ11コントロール端子に接続されている。また、
複合ゲート36のオア入力端子は、信号CHG2ON,
PM2ONSの信号線に接続され、その出力端子はクロ
ックドバッファ12のコントロール端子に接続されてい
る。
【0029】PWM1,PWM2ラッチ9,10の制御
信号入力端子は、それぞれ2入力アンドゲート40,3
7の出力端子に接続されている。一方、2入力アンドゲ
ート40,37の一方の入力端子は、ともにTSET信
号線が接続され、他方の入力端子はそれぞれ信号CHG
1,CHG2の信号線が接続されている。
信号入力端子は、それぞれ2入力アンドゲート40,3
7の出力端子に接続されている。一方、2入力アンドゲ
ート40,37の一方の入力端子は、ともにTSET信
号線が接続され、他方の入力端子はそれぞれ信号CHG
1,CHG2の信号線が接続されている。
【0030】47,48は、複合ゲートである。複合ゲ
ート47のオア入力端子には、信号CHG1ON,PM
1ONSの信号線が接続され、アンド入力端子にはイン
バータ56の出力端子が接続されている。また、複合ゲ
ート48のオア入力端子には、信号CHG2ON,PM
2ONSの信号線が接続され、アンド入力端子にはイン
バータ57の出力端子が接続されている。
ート47のオア入力端子には、信号CHG1ON,PM
1ONSの信号線が接続され、アンド入力端子にはイン
バータ56の出力端子が接続されている。また、複合ゲ
ート48のオア入力端子には、信号CHG2ON,PM
2ONSの信号線が接続され、アンド入力端子にはイン
バータ57の出力端子が接続されている。
【0031】2入力オアゲート49,50の一方の入力
端子は、それぞれ2入力アンドゲート47,48の出力
端子に接続されている。また、2入力オアゲート49,
50の他方の入力端子にはそれぞれ、信号PM1OF
S,PM2OFSの信号線が接続されている。さらに、
2入力オアゲート49,50の出力端子は、それぞれク
ロックドバッファ13,14のコントロール端子に接続
されている。
端子は、それぞれ2入力アンドゲート47,48の出力
端子に接続されている。また、2入力オアゲート49,
50の他方の入力端子にはそれぞれ、信号PM1OF
S,PM2OFSの信号線が接続されている。さらに、
2入力オアゲート49,50の出力端子は、それぞれク
ロックドバッファ13,14のコントロール端子に接続
されている。
【0032】2入力アンドゲート43,44の一方の入
力端子には、ともにTSET信号線が接続されている。
また、他方の入力端子にはそれぞれ信号PM1ONS,
PM2ONSの信号線が接続されている。さらに、2入
力アンドゲート43,44の出力端子は、それぞれラッ
チ3,4のラッチ入力端子に接続されている。
力端子には、ともにTSET信号線が接続されている。
また、他方の入力端子にはそれぞれ信号PM1ONS,
PM2ONSの信号線が接続されている。さらに、2入
力アンドゲート43,44の出力端子は、それぞれラッ
チ3,4のラッチ入力端子に接続されている。
【0033】53は、前述の信号PM1ONS,PM2
ONS等の各信号線のタイミング信号を生成するタイミ
ング生成回路であり、インバータ58,2分周回路5
9,ディレー回路60はその構成要素の一部である。こ
のタイミング生成回路53の2分周回路59の入力端子
とディレー回路60の入力端子には基本クロック入力端
子91が接続されている。また、ディレー回路60の出
力端子には、TSET信号線が接続されていると同時
に、インバータ58の入力端子が接続されている。さら
に、2分周回路59の出力端子は、フリーランカウンタ
26のクロック入力端子に接続されている。また、イン
バータ58の出力端子がTSETバー信号線に接続され
ている。また、タイミング生成回路53は、DFF2
9,30のQ出力信号からの入力端子を持っている。な
お、ディレー回路60が生成可能なディレー時間は、0
からφの半周期以下の時間とする。
ONS等の各信号線のタイミング信号を生成するタイミ
ング生成回路であり、インバータ58,2分周回路5
9,ディレー回路60はその構成要素の一部である。こ
のタイミング生成回路53の2分周回路59の入力端子
とディレー回路60の入力端子には基本クロック入力端
子91が接続されている。また、ディレー回路60の出
力端子には、TSET信号線が接続されていると同時
に、インバータ58の入力端子が接続されている。さら
に、2分周回路59の出力端子は、フリーランカウンタ
26のクロック入力端子に接続されている。また、イン
バータ58の出力端子がTSETバー信号線に接続され
ている。また、タイミング生成回路53は、DFF2
9,30のQ出力信号からの入力端子を持っている。な
お、ディレー回路60が生成可能なディレー時間は、0
からφの半周期以下の時間とする。
【0034】61,62は、ディジタル値の1H検知回
路で、それぞれの入力端子がラッチ3,4の出力バスに
接続されている。また、両者の制御信号入力端子にとも
に、前述のようにDFF28,28−2の出力信号(U
P,DW)が入力されている。また、1H検知回路6
1,62の出力信号線が、それぞれラッチ3,4のリセ
ット入力端子に接続されている。
路で、それぞれの入力端子がラッチ3,4の出力バスに
接続されている。また、両者の制御信号入力端子にとも
に、前述のようにDFF28,28−2の出力信号(U
P,DW)が入力されている。また、1H検知回路6
1,62の出力信号線が、それぞれラッチ3,4のリセ
ット入力端子に接続されている。
【0035】次に、本実施の形態における動作について
説明する。
説明する。
【0036】その動作を、その基本タイミングを示す図
5、及び処理シーケンスの大略を記述した図6を参照し
説明する。図1〜3にはシステムリセット信号の図示を
省略したが、動作スタート前のイニシャル時には、ラッ
チ3,4の出力は1Hにリセットされ他の全てのラッチ
は0Hにリセットされ、フリップフロップのQ出力はL
に、Qバー出力はHにそれぞれリセットされる。また、
UPフリーランカウンタ26はFFHにリセットされる
(すなわち、カウンタ内の全ビットが同じ‘H’に初期
化される)。
5、及び処理シーケンスの大略を記述した図6を参照し
説明する。図1〜3にはシステムリセット信号の図示を
省略したが、動作スタート前のイニシャル時には、ラッ
チ3,4の出力は1Hにリセットされ他の全てのラッチ
は0Hにリセットされ、フリップフロップのQ出力はL
に、Qバー出力はHにそれぞれリセットされる。また、
UPフリーランカウンタ26はFFHにリセットされる
(すなわち、カウンタ内の全ビットが同じ‘H’に初期
化される)。
【0037】まず、各ラッチへのデータの設定について
は、CPUが、アドレス信号とストロボ信号よりつくら
れたデータセット信号を信号線MAXSET1,MAX
SET2,CPUSET1,CPUSET2,DWSE
T,UPSETに加え、バス75を通してラッチ1,
2,5,6,7,8に、それぞれ所望のデータを設定す
ることにより行われる。ラッチ7,8には所定の値、例
えばラッチ8には1Hを設定し、ラッチ7にはFFHを
設定する。
は、CPUが、アドレス信号とストロボ信号よりつくら
れたデータセット信号を信号線MAXSET1,MAX
SET2,CPUSET1,CPUSET2,DWSE
T,UPSETに加え、バス75を通してラッチ1,
2,5,6,7,8に、それぞれ所望のデータを設定す
ることにより行われる。ラッチ7,8には所定の値、例
えばラッチ8には1Hを設定し、ラッチ7にはFFHを
設定する。
【0038】また、UPフリーランカウンタ26は、0
から1ずつカウントアップしFFHになると0になるよ
う動作する。
から1ずつカウントアップしFFHになると0になるよ
う動作する。
【0039】パルス生成の基本原理は、リセット解除
後、信号PWM1(出力端子PWM1・OUTに生成す
るPWM信号)の場合には、ラッチ9の値とUPフリー
ランカウンタ26の値を比較して(S1)、一致したと
きのUPフリーランカウンタ26の値と、生成するパル
スのオンデータをアダー63で加算し、その加算結果を
ラッチ9にセットし(S2)、再びラッチ9の値とUP
フリーランカウンタ26の値を比較し、(S3)一致し
たときのUPフリーランカウンタ26の値と、生成する
パルスのオフデータをアダー63で加算し、その加算結
果をラッチ9にセットする(S4)。この後、オンデー
タに1を加え又は引いた(S5)値とMAXリミッタ値
(オン幅の最大値)とを比較し(S6)、オンデータが
MAXリミッタ値を越える場合はMAXリミッタ値をオ
ンデータとして選択する(S7)。この後再び、(S
1)のラッチ9の値とUPフリーランカウンタ26の値
との一致比較動作に戻り、以上のシーケンスを繰り返
す。
後、信号PWM1(出力端子PWM1・OUTに生成す
るPWM信号)の場合には、ラッチ9の値とUPフリー
ランカウンタ26の値を比較して(S1)、一致したと
きのUPフリーランカウンタ26の値と、生成するパル
スのオンデータをアダー63で加算し、その加算結果を
ラッチ9にセットし(S2)、再びラッチ9の値とUP
フリーランカウンタ26の値を比較し、(S3)一致し
たときのUPフリーランカウンタ26の値と、生成する
パルスのオフデータをアダー63で加算し、その加算結
果をラッチ9にセットする(S4)。この後、オンデー
タに1を加え又は引いた(S5)値とMAXリミッタ値
(オン幅の最大値)とを比較し(S6)、オンデータが
MAXリミッタ値を越える場合はMAXリミッタ値をオ
ンデータとして選択する(S7)。この後再び、(S
1)のラッチ9の値とUPフリーランカウンタ26の値
との一致比較動作に戻り、以上のシーケンスを繰り返
す。
【0040】同様に、信号PWM2(出力端子PWM2
・OUTに生成するPWM信号)の場合には、ラッチ1
0の値とUPフリーランカウンタ26の値を比較して
(S1)、一致したときのUPフリーランカウンタ26
の値と、生成するパルスのオンデータをアダー63で加
算し、その加算結果をラッチ10にセットし、再びラッ
チ10の値とUPフリーランカウンタ26の値を比較
し、(S2、S3)一致したときのUPフリーランカウ
ンタ26の値と、生成するパルスのオフデータをアダー
63で加算し、その加算結果をラッチ10にセットする
(S4)。この後、オンデータに1を加え又は引いた
(S5)値とMAXリミッタ値とを比較し(S6)、オ
ンデータがMAXリミッタ値を越える場合はMAXリミ
ッタ値をオンデータとして選択する(S7)。この後再
び、(S1)のラッチ10の値とUPフリーランカウン
タ26の値との一致比較動作に戻り、以上のシーケンス
を繰り返す。
・OUTに生成するPWM信号)の場合には、ラッチ1
0の値とUPフリーランカウンタ26の値を比較して
(S1)、一致したときのUPフリーランカウンタ26
の値と、生成するパルスのオンデータをアダー63で加
算し、その加算結果をラッチ10にセットし、再びラッ
チ10の値とUPフリーランカウンタ26の値を比較
し、(S2、S3)一致したときのUPフリーランカウ
ンタ26の値と、生成するパルスのオフデータをアダー
63で加算し、その加算結果をラッチ10にセットする
(S4)。この後、オンデータに1を加え又は引いた
(S5)値とMAXリミッタ値とを比較し(S6)、オ
ンデータがMAXリミッタ値を越える場合はMAXリミ
ッタ値をオンデータとして選択する(S7)。この後再
び、(S1)のラッチ10の値とUPフリーランカウン
タ26の値との一致比較動作に戻り、以上のシーケンス
を繰り返す。
【0041】なお、タイミング的にはラッチ10の値と
UPフリーランカウンタ26のカウント値の一致比較と
同じタイミングで、ラッチ10のレジスタ値とラッチ4
(オンデータ>MAXリミッタ値の場合、ラッチ2)の
レジスタ値またはラッチ6のレジスタ値との和演算をア
ダー63で実行し、その結果を再び、ラッチ10にセッ
トできるタイミング設計になっており、同様に、ラッチ
9のレジスタ値とUPフリーランカウンタ26のカウン
タ値のディジタルの一致比較と同じタイミングで、ラッ
チ9のレジスタ値と、ラッチ3(オンデータ>MAXリ
ミッタ値の場合、ラッチ1)のレジスタ値またはラッチ
5のレジスタ値との和演算をアダー63で実行し、その
結果を再び、ラッチ9にセットできるタイミング設計と
なっている。ただし、これらの和演算は、必ずPWM1
・OUT,PWM2・OUTの出力値が反転したすぐ次
のタイミング、即ちコンパレータの一致信号の生じぬタ
イミングであるところの図5に示す、信号CHG1O
N,CHG2ON,PM1OFO,PM2OFOのタイ
ミングでのみ実行される。
UPフリーランカウンタ26のカウント値の一致比較と
同じタイミングで、ラッチ10のレジスタ値とラッチ4
(オンデータ>MAXリミッタ値の場合、ラッチ2)の
レジスタ値またはラッチ6のレジスタ値との和演算をア
ダー63で実行し、その結果を再び、ラッチ10にセッ
トできるタイミング設計になっており、同様に、ラッチ
9のレジスタ値とUPフリーランカウンタ26のカウン
タ値のディジタルの一致比較と同じタイミングで、ラッ
チ9のレジスタ値と、ラッチ3(オンデータ>MAXリ
ミッタ値の場合、ラッチ1)のレジスタ値またはラッチ
5のレジスタ値との和演算をアダー63で実行し、その
結果を再び、ラッチ9にセットできるタイミング設計と
なっている。ただし、これらの和演算は、必ずPWM1
・OUT,PWM2・OUTの出力値が反転したすぐ次
のタイミング、即ちコンパレータの一致信号の生じぬタ
イミングであるところの図5に示す、信号CHG1O
N,CHG2ON,PM1OFO,PM2OFOのタイ
ミングでのみ実行される。
【0042】これらの制御のために、クロックドバッフ
ァ13,14,15,16,21,22,23,24が
適宜切換え制御する必要があり、その基本的制御信号
は、図5のタイムチャートに、それぞれ信号CHG1O
N,CHG2ON,PM1OF0,PM2OF0,PM
1ONS,PM2ONS,PM1OFS,PM2OF
S,CHG1,CHG2,SUM1O,SUM2Oとし
て示す。
ァ13,14,15,16,21,22,23,24が
適宜切換え制御する必要があり、その基本的制御信号
は、図5のタイムチャートに、それぞれ信号CHG1O
N,CHG2ON,PM1OF0,PM2OF0,PM
1ONS,PM2ONS,PM1OFS,PM2OF
S,CHG1,CHG2,SUM1O,SUM2Oとし
て示す。
【0043】ここで、信号CHG1,CHG2は、それ
ぞれ信号PWM1,PWM2が反転したすぐ次の信号T
SETの1周期分のタイミングをさし、信号CHG1は
信号CHG1ONと信号PM1OF0の論理和であり、
信号CHG2は信号CHG2ONと信号PM2OF0の
論理和である。また、信号TSETは、基本クロックφ
を遅延した信号である。
ぞれ信号PWM1,PWM2が反転したすぐ次の信号T
SETの1周期分のタイミングをさし、信号CHG1は
信号CHG1ONと信号PM1OF0の論理和であり、
信号CHG2は信号CHG2ONと信号PM2OF0の
論理和である。また、信号TSETは、基本クロックφ
を遅延した信号である。
【0044】アダー63はTSET信号の立上がりのタ
イミング毎にその入力端子に加わる信号の和の結果をそ
の出力にセットし、その値をバス66上に出力するよう
動作する。即ち、通常のアダーとDFFを1つのモジュ
ールにした構成となっている。さらにラッチ9には、信
号TSET,CHG1の論理積した制御信号が2入力ア
ンドゲート40を通じて与えられ、ラッチ10には、信
号TSET,CHG2の論理積した信号が2入力アンド
ゲート37を通じて与えられている。また、クロックド
バッファ23,24には、それぞれSUM1O,SUM
2Oの制御信号が与えられ、前述の複雑な制御を時分割
で動作可能としている。
イミング毎にその入力端子に加わる信号の和の結果をそ
の出力にセットし、その値をバス66上に出力するよう
動作する。即ち、通常のアダーとDFFを1つのモジュ
ールにした構成となっている。さらにラッチ9には、信
号TSET,CHG1の論理積した制御信号が2入力ア
ンドゲート40を通じて与えられ、ラッチ10には、信
号TSET,CHG2の論理積した信号が2入力アンド
ゲート37を通じて与えられている。また、クロックド
バッファ23,24には、それぞれSUM1O,SUM
2Oの制御信号が与えられ、前述の複雑な制御を時分割
で動作可能としている。
【0045】ディジタルコンパレータ27の比較結果は
信号線71に出力され、2入力アンドゲート41,42
の出力信号をTFF29,30のT入力に、TSETバ
ーのタイミングでサンプリングして与え、その出力を反
転させることで、出力端子PWM1・OUT,PWM2
・OUTに正しいPWM信号が出力される。
信号線71に出力され、2入力アンドゲート41,42
の出力信号をTFF29,30のT入力に、TSETバ
ーのタイミングでサンプリングして与え、その出力を反
転させることで、出力端子PWM1・OUT,PWM2
・OUTに正しいPWM信号が出力される。
【0046】なお、説明の都合上、図1〜3の全てのラ
ッチ,カウンタ,コンパレータ,アダーは、8ビットと
しているが、適宜のビットサイズで実施できる。また、
図5のタイミング例は、PWM1ラッチ9,PWM2ラ
ッチ10に、それぞれ3Hのデータがセットされている
ときのものである。
ッチ,カウンタ,コンパレータ,アダーは、8ビットと
しているが、適宜のビットサイズで実施できる。また、
図5のタイミング例は、PWM1ラッチ9,PWM2ラ
ッチ10に、それぞれ3Hのデータがセットされている
ときのものである。
【0047】次に、PWM信号パルスのオン幅の制御に
ついて説明する。この制御は、ディジタルコンパレータ
27の一致の生じない、PWM信号がオフ(0)のタイ
ミング中の信号PM1ONS,PM20NSを使用して
アダー63を利用して演算している。
ついて説明する。この制御は、ディジタルコンパレータ
27の一致の生じない、PWM信号がオフ(0)のタイ
ミング中の信号PM1ONS,PM20NSを使用して
アダー63を利用して演算している。
【0048】信号PWM1(PWM1・OUT)のオン
幅の制御は、アナログコンパレータ51の比較基準電圧
Vref1の値に対する外部フィードバック信号FIB
N1値が、Vref1<FBIN1の時には、信号PW
M1のオン幅を小さくしFBIN1の値を小さくするよ
うにし、Vref1>FBIN1の時には、信号PWM
1のオン幅を大きくしFBIN1の値を大きくするよう
なフィードバック制御をするようになっている。なお、
アナログコンパレータ51の出力値は、DFF28にC
MP・CLK1(信号PM1OFSで代用可能)に同期
してサンプリングされ、その出力がHの時にはDFF2
8のQ出力がHとなり、Lの時は、Q出力にLがサンプ
リングされる。そして、DFF28のQ出力がHの時
は、ゲート33,34,81,82により、PM1ON
Sの信号がHになるタイミングでクロックドバッファ1
9が選択されスルーとなり、クロックドバッファ20が
ハイインピーダンス状態となり、逆にDFF28のQ出
力がLの時は、ゲート33,34,81,82により、
PW1ONSの信号がHになるタイミングでクロックド
バッファ20が選択されスルーとなり、クロックドバッ
ファ19がハイインピーダンス状態となる。即ち、オン
幅を増やす時には、ラッチ8の01Hが書かれたレジス
タ値とラッチ3の値の和をとり、それを再び、ラッチ3
に値を書き込み、ラッチ3の値を1増やすように制御さ
れる。また、オン幅を減らす時には、ラッチ7のFFH
の書かれたレジスタ値とラッチ3の和をとり、それを再
び、ラッチ3に値を書込み、ラッチ3の値を1減らすよ
うに制御する。
幅の制御は、アナログコンパレータ51の比較基準電圧
Vref1の値に対する外部フィードバック信号FIB
N1値が、Vref1<FBIN1の時には、信号PW
M1のオン幅を小さくしFBIN1の値を小さくするよ
うにし、Vref1>FBIN1の時には、信号PWM
1のオン幅を大きくしFBIN1の値を大きくするよう
なフィードバック制御をするようになっている。なお、
アナログコンパレータ51の出力値は、DFF28にC
MP・CLK1(信号PM1OFSで代用可能)に同期
してサンプリングされ、その出力がHの時にはDFF2
8のQ出力がHとなり、Lの時は、Q出力にLがサンプ
リングされる。そして、DFF28のQ出力がHの時
は、ゲート33,34,81,82により、PM1ON
Sの信号がHになるタイミングでクロックドバッファ1
9が選択されスルーとなり、クロックドバッファ20が
ハイインピーダンス状態となり、逆にDFF28のQ出
力がLの時は、ゲート33,34,81,82により、
PW1ONSの信号がHになるタイミングでクロックド
バッファ20が選択されスルーとなり、クロックドバッ
ファ19がハイインピーダンス状態となる。即ち、オン
幅を増やす時には、ラッチ8の01Hが書かれたレジス
タ値とラッチ3の値の和をとり、それを再び、ラッチ3
に値を書き込み、ラッチ3の値を1増やすように制御さ
れる。また、オン幅を減らす時には、ラッチ7のFFH
の書かれたレジスタ値とラッチ3の和をとり、それを再
び、ラッチ3に値を書込み、ラッチ3の値を1減らすよ
うに制御する。
【0049】同様に、信号PWM2(PWM2・OU
T)のオン幅の制御は、アナログコンパレータ51−2
の比較基準電圧Vref2の値に対する外部フィードバ
ック信号FIBN2値が、Vref2<FBIN2の時
には、信号PWM2のオン幅を小さくしFBIN2の値
を小さくするようにし、Vref2>FBIN2の時に
は、信号PWM2のオン幅を大きくしFBIN2の値を
大きくするようなフィードバック制御をするようになっ
ている。なお、アナログコンパレータ51−2の出力値
は、DFF28−2にCPM・CLK2(信号PM2O
FSで代用可能)に同期してサンプリングされ、その出
力がHの時にはDFF28−2のQ出力がHとなり、L
の時は、Q出力にLがサンプリングされる。そして、D
FF28−2のQ出力がHの時は、ゲート33−2,3
4−2,81,82により、PW2ONSの信号がHに
なるタイミングでクロックドバッファ19が選択されス
ルーとなり、クロックドバッファ20がハイインピーダ
ンス状態となり、逆にDFF28のQ出力がLの時は、
ゲート33,34,81,82により、PW1ONSの
信号がHになるタイミングでクロックドバッファ20が
選択されスルーとなり、クロックドバッファ19がハイ
インピーダンス状態となる。即ち、オン幅を増やす時に
は、ラッチ8の01Hが書かれたレジスタ値とラッチ4
の値の和をとり、それを再び、ラッチ4を書き込み、ラ
ッチ4の値を1増やすように制御される。また、オン幅
を減らす時には、ラッチ7のFFHの書かれたレジスタ
値とラッチ4の和をとり、それを再び、ラッチ4を書き
込み、ラッチ4の値を1減らすように制御する。
T)のオン幅の制御は、アナログコンパレータ51−2
の比較基準電圧Vref2の値に対する外部フィードバ
ック信号FIBN2値が、Vref2<FBIN2の時
には、信号PWM2のオン幅を小さくしFBIN2の値
を小さくするようにし、Vref2>FBIN2の時に
は、信号PWM2のオン幅を大きくしFBIN2の値を
大きくするようなフィードバック制御をするようになっ
ている。なお、アナログコンパレータ51−2の出力値
は、DFF28−2にCPM・CLK2(信号PM2O
FSで代用可能)に同期してサンプリングされ、その出
力がHの時にはDFF28−2のQ出力がHとなり、L
の時は、Q出力にLがサンプリングされる。そして、D
FF28−2のQ出力がHの時は、ゲート33−2,3
4−2,81,82により、PW2ONSの信号がHに
なるタイミングでクロックドバッファ19が選択されス
ルーとなり、クロックドバッファ20がハイインピーダ
ンス状態となり、逆にDFF28のQ出力がLの時は、
ゲート33,34,81,82により、PW1ONSの
信号がHになるタイミングでクロックドバッファ20が
選択されスルーとなり、クロックドバッファ19がハイ
インピーダンス状態となる。即ち、オン幅を増やす時に
は、ラッチ8の01Hが書かれたレジスタ値とラッチ4
の値の和をとり、それを再び、ラッチ4を書き込み、ラ
ッチ4の値を1増やすように制御される。また、オン幅
を減らす時には、ラッチ7のFFHの書かれたレジスタ
値とラッチ4の和をとり、それを再び、ラッチ4を書き
込み、ラッチ4の値を1減らすように制御する。
【0050】以上の制御のためのタイミングは、信号P
WM1のON幅の制御データの入っているラッチ3に対
しては、PM1ONSとTSETの信号を2入力アンド
ゲート43を通して与えられ、バッファ13にはオアゲ
ート49を通じてPM1ONSの信号が与えられる。
WM1のON幅の制御データの入っているラッチ3に対
しては、PM1ONSとTSETの信号を2入力アンド
ゲート43を通して与えられ、バッファ13にはオアゲ
ート49を通じてPM1ONSの信号が与えられる。
【0051】同様に信号PWM2のON幅の制御データ
の入っているラッチ4に対しては、PM2ONSとTS
ETの信号を2入力アンドゲート44を通して与えら
れ、バッファ14にはオアゲート50を通じてPM2O
NSの信号が与えられる。
の入っているラッチ4に対しては、PM2ONSとTS
ETの信号を2入力アンドゲート44を通して与えら
れ、バッファ14にはオアゲート50を通じてPM2O
NSの信号が与えられる。
【0052】なお、CMP・CLK1は、信号PM1O
NSに同期したサンプリング信号で、同様にCMP・C
LK2は、信号PM2ONSに同期したサンプリング信
号でもよい。
NSに同期したサンプリング信号で、同様にCMP・C
LK2は、信号PM2ONSに同期したサンプリング信
号でもよい。
【0053】次に、本発明のポイントとなるPWM信号
の最大値(最大オン幅)リミッタの制御について説明す
る。この制御もコンパレータ27の一致の生じないPW
M信号がオフ(L)のタイミングを利用しており、具体
的には、信号PM1OFS,PM2OFSを使用してア
ダー63を利用して演算している。
の最大値(最大オン幅)リミッタの制御について説明す
る。この制御もコンパレータ27の一致の生じないPW
M信号がオフ(L)のタイミングを利用しており、具体
的には、信号PM1OFS,PM2OFSを使用してア
ダー63を利用して演算している。
【0054】まず、信号PWM1の場合、信号PM1O
FSのタイミングで、ラッチ3のレジスタ値(信号PW
M1のオン幅値)とラッチ1のレジスタ値(信号PWM
1のオン幅の最大値)の反転値がアダー63で加算さ
れ、その結果にキャリがあれば、Dラッチ31にHがセ
ットされ、なければLがセットされる。なお、そのラッ
チのタイミングは、PM1OFSとTSET信号がアン
ドゲート38を通じてラッチ31に与えられる。一旦D
ラッチ31のQ出力がHになると、複合ゲート35のア
ンドの一方の入力がHに、複合ゲート47のアンドの一
方の入力がLとなり、次の信号CHG1ON及びPM1
ONSが入力された時には、ラッチ3のレジスタ値のか
わりに、ラッチ1のレジスタ値、すなわち、信号PWM
1のオン幅の最大値がバス65上に出力される。Dラッ
チ31のQ出力がLの時は、複合ゲート47のアンドの
一方の入力がHとなり、複合ゲート35のアンドの一方
の入力がLとなり、次の信号CHG1ON及びPM1O
NSが入力された時には、ラッチ3のレジスタ値がその
ままバス65上に出力される。
FSのタイミングで、ラッチ3のレジスタ値(信号PW
M1のオン幅値)とラッチ1のレジスタ値(信号PWM
1のオン幅の最大値)の反転値がアダー63で加算さ
れ、その結果にキャリがあれば、Dラッチ31にHがセ
ットされ、なければLがセットされる。なお、そのラッ
チのタイミングは、PM1OFSとTSET信号がアン
ドゲート38を通じてラッチ31に与えられる。一旦D
ラッチ31のQ出力がHになると、複合ゲート35のア
ンドの一方の入力がHに、複合ゲート47のアンドの一
方の入力がLとなり、次の信号CHG1ON及びPM1
ONSが入力された時には、ラッチ3のレジスタ値のか
わりに、ラッチ1のレジスタ値、すなわち、信号PWM
1のオン幅の最大値がバス65上に出力される。Dラッ
チ31のQ出力がLの時は、複合ゲート47のアンドの
一方の入力がHとなり、複合ゲート35のアンドの一方
の入力がLとなり、次の信号CHG1ON及びPM1O
NSが入力された時には、ラッチ3のレジスタ値がその
ままバス65上に出力される。
【0055】また、信号PWM2の場合、信号PM2O
FSのタイミングで、ラッチ4のレジスタ値(信号PW
M2のオン幅値)とラッチ2のレジスタ値(信号PWM
2のオン幅の最大値)の反転値がアダー63で加算さ
れ、その結果にキャリがあれば、Dラッチ32にHがセ
ットされ、なければLがセットされる。なお、そのラッ
チのタイミングは、PM2OFSとTSET信号がアン
ドゲート39を通じてラッチ32に与えられる。一旦D
ラッチ32のQ出力がHになると、複合ゲート36のア
ンドの一方の入力がHに、複合ゲート48のアンドの一
方の入力がLとなり、次の信号CHG2ON及びPM2
ONSが入力された時には、ラッチ4のレジスタ値のか
わりに、ラッチ2のレジスタ値、すなわち、信号PWM
2のオン幅の最大値がバス65上に出力される。Dラッ
チ32のQ出力がLの時は、複合ゲート47のアンドの
一方の入力がHとなり、複合ゲート35のアンドの一方
の入力がLとなり、次の信号CHG2ON及びPM2O
NSが入力された時には、ラッチ4のレジスタ値がその
ままバス65上に出力される。
FSのタイミングで、ラッチ4のレジスタ値(信号PW
M2のオン幅値)とラッチ2のレジスタ値(信号PWM
2のオン幅の最大値)の反転値がアダー63で加算さ
れ、その結果にキャリがあれば、Dラッチ32にHがセ
ットされ、なければLがセットされる。なお、そのラッ
チのタイミングは、PM2OFSとTSET信号がアン
ドゲート39を通じてラッチ32に与えられる。一旦D
ラッチ32のQ出力がHになると、複合ゲート36のア
ンドの一方の入力がHに、複合ゲート48のアンドの一
方の入力がLとなり、次の信号CHG2ON及びPM2
ONSが入力された時には、ラッチ4のレジスタ値のか
わりに、ラッチ2のレジスタ値、すなわち、信号PWM
2のオン幅の最大値がバス65上に出力される。Dラッ
チ32のQ出力がLの時は、複合ゲート47のアンドの
一方の入力がHとなり、複合ゲート35のアンドの一方
の入力がLとなり、次の信号CHG2ON及びPM2O
NSが入力された時には、ラッチ4のレジスタ値がその
ままバス65上に出力される。
【0056】このようにして、ラッチ1,2にセットさ
れている最大値以下に信号PWM1、PWM2のオン幅
が常に制御される。即ち、オン幅が最大値データより大
きくなると、前述の和演算の結果にキャリが生じること
を利用し、この情報をラッチしてPWM信号のオン幅を
制御する。
れている最大値以下に信号PWM1、PWM2のオン幅
が常に制御される。即ち、オン幅が最大値データより大
きくなると、前述の和演算の結果にキャリが生じること
を利用し、この情報をラッチしてPWM信号のオン幅を
制御する。
【0057】又、PWM信号のオン幅が最大リミッタ値
で制限されている状態での信号PM1ONS、PM2O
NSによるオン幅増減動作に対しても、最大リミッタ値
が選択されるので、アナログコンパレータ51、51−
2がオン幅増加方向の比較結果を出力し続けて最大値リ
ミッタ状態が継続した後に、逆にオン幅減少方向の比較
結果を出力されても直ちに最大リミッタ値から1H減算
したデータによるオン幅が出力され、図7に示すような
良好なオン幅増減動作が遂行される。
で制限されている状態での信号PM1ONS、PM2O
NSによるオン幅増減動作に対しても、最大リミッタ値
が選択されるので、アナログコンパレータ51、51−
2がオン幅増加方向の比較結果を出力し続けて最大値リ
ミッタ状態が継続した後に、逆にオン幅減少方向の比較
結果を出力されても直ちに最大リミッタ値から1H減算
したデータによるオン幅が出力され、図7に示すような
良好なオン幅増減動作が遂行される。
【0058】なお、信号PWM1,PWM2のための最
小オン幅検知回路61,62は、本実施の形態の場合で
は、オン幅の1Hを検知してその幅以下にならないよう
にする回路であり、それぞれラッチ3,4の“1”値を
検知し、かつDW1,DW2が1で、UP1,UP2が
0の時、ラッチ3,4のレジスタを常に1にセットする
ように動作し、それぞれDW1,DW2が1から0にな
り、UP1,UP2が0から1になるとラッチ3,4へ
の1のセットを解除するように動作する。
小オン幅検知回路61,62は、本実施の形態の場合で
は、オン幅の1Hを検知してその幅以下にならないよう
にする回路であり、それぞれラッチ3,4の“1”値を
検知し、かつDW1,DW2が1で、UP1,UP2が
0の時、ラッチ3,4のレジスタを常に1にセットする
ように動作し、それぞれDW1,DW2が1から0にな
り、UP1,UP2が0から1になるとラッチ3,4へ
の1のセットを解除するように動作する。
【0059】また、タイミング回路53は、各動作タイ
ミング信号を作成し、端子91に基本クロックを与え
る。この基本クロックは、ディレー素子60で遅延され
TSET信号として出力される。さらに、ディレー素子
60で遅延された信号はインバータ58で反転されTS
ETバーした信号として使用される。それ以外の全ての
タイミング信号はこれらの信号と、出力端子PWM1・
OUT、PWM2・OUTからの信号を用いて、タイミ
ング回路53内でディジタル微分の手法で容易に生成で
きる。
ミング信号を作成し、端子91に基本クロックを与え
る。この基本クロックは、ディレー素子60で遅延され
TSET信号として出力される。さらに、ディレー素子
60で遅延された信号はインバータ58で反転されTS
ETバーした信号として使用される。それ以外の全ての
タイミング信号はこれらの信号と、出力端子PWM1・
OUT、PWM2・OUTからの信号を用いて、タイミ
ング回路53内でディジタル微分の手法で容易に生成で
きる。
【0060】
【発明の効果】以上詳述したように本発明によれば、
‘H’出力幅データが‘H’出力幅の最大値データを越
え、さらに、制御対象となる電源装置の整流出力とリフ
ァレンス値とを比較するアナログコンパレータが‘H’
出力幅データを増大させようとする比較結果を出力して
いる状態から、逆にアナログコンパレータが、‘H’出
力データを減少させようとする比較結果を出力した場
合、PWM信号はすぐに、その比較結果に応答して最大
値データよりも1LSB分小さいデータに相当する期間
の‘H’出力を出すことが可能であり、制御対象となる
電源装置に対して良好な応答性を保つことができる。
‘H’出力幅データが‘H’出力幅の最大値データを越
え、さらに、制御対象となる電源装置の整流出力とリフ
ァレンス値とを比較するアナログコンパレータが‘H’
出力幅データを増大させようとする比較結果を出力して
いる状態から、逆にアナログコンパレータが、‘H’出
力データを減少させようとする比較結果を出力した場
合、PWM信号はすぐに、その比較結果に応答して最大
値データよりも1LSB分小さいデータに相当する期間
の‘H’出力を出すことが可能であり、制御対象となる
電源装置に対して良好な応答性を保つことができる。
【0061】また、‘H’出力幅の最大値データをレジ
スタのフルスケールより1LSB分小さい値以下に設定
しておくことで(例えばレジスタが8ビットの場合、2
54以下)、‘H’出力幅データは、‘H’出力幅の増
加幅データの加算が繰り返し遂行されても、‘H’出力
幅の最大値データよりも1LSB分だけ大きな値に維持
される。これにより、‘H’出力幅データが、フルスケ
ールを越えて0に更新されるのを防ぎ、PWM信号が、
最大値リミッタ状態から誤って解除されてしまい、再び
最小出力幅から‘H’期間を出力するといった誤動作を
回避できる。
スタのフルスケールより1LSB分小さい値以下に設定
しておくことで(例えばレジスタが8ビットの場合、2
54以下)、‘H’出力幅データは、‘H’出力幅の増
加幅データの加算が繰り返し遂行されても、‘H’出力
幅の最大値データよりも1LSB分だけ大きな値に維持
される。これにより、‘H’出力幅データが、フルスケ
ールを越えて0に更新されるのを防ぎ、PWM信号が、
最大値リミッタ状態から誤って解除されてしまい、再び
最小出力幅から‘H’期間を出力するといった誤動作を
回避できる。
【図1】本発明の実施の一形態に係るPWM信号生成装
置の構成を現すブロック図である。
置の構成を現すブロック図である。
【図2】本発明の実施の一形態に係るPWM信号生成装
置の構成を現すブロック図である。
置の構成を現すブロック図である。
【図3】本発明の実施の一形態に係るPWM信号生成装
置の構成を現すブロック図である。
置の構成を現すブロック図である。
【図4】インバータ54,55の詳細図である。
【図5】PWM信号生成装置の基本動作のタイミングを
示すタイムチャートである。
示すタイムチャートである。
【図6】PWM信号生成装置におけるデータの処理シー
ケンスを示すフローチャートである。
ケンスを示すフローチャートである。
【図7】PWM信号生成装置におけるPWM信号の
‘H’出力幅最大値リミッタ動作を示す図である。
‘H’出力幅最大値リミッタ動作を示す図である。
【図8】従来のPWM信号生成装置における‘H’出力
幅最大値リミッタ動作を示す図である。
幅最大値リミッタ動作を示す図である。
1〜10 8ビットラッチ 26 UPフリーランカウンタ 27 ディジタルコンパレータ 29、30 TFF 31、32 ラッチ 51、51−2 アナログコンパレータ 63 アダー
Claims (1)
- 【請求項1】 所定のクロック信号をカウントするカウ
ンタと、このカウンタと同じビット長の単数または複数
のレジスタ手段と、前記カウンタと前記レジスタ手段の
対応する各ビットを各レジスタ手段について比較し、各
ビットの値が全て一致した時に一致信号を出力するディ
ジタルコンパレータと、このディジタルコンパレータに
よる一致出力の都度、比較に係るレジスタ手段に対応す
る当該装置の出力信号の状態を反転させる出力反転手段
と、この出力反転手段の反転出力の都度、比較に係るレ
ジスタ手段に所要のデータを設定する設定手段を備え、
この設定手段は、時分割で動作するアダーを備え、この
アダーにより前記カウンタのカウント値に対して、前記
出力反転手段のハイレベル信号出力幅データ、ローレベ
ル信号出力幅データ及びハイレベル信号出力幅の最大値
データの中から選択されたいずれか1つのデータを加算
した前記所要のデータを算出し、前記出力反転手段のロ
ーレベル信号出力期間において、前記アダーにより前記
ハイレベル信号出力幅データ及びハイレベル信号出力幅
の最大値データのうちの選択されたいずれか1つのデー
タに対して、前記ハイレベル信号出力幅データの増加幅
又は減少幅データを、制御対象となる電源装置の整流出
力とこの整流出力に対するリファレンス値とを比較する
アナログコンパレータの比較結果に応じて加算して、次
回のハイレベル信号出力幅データを算出する演算期間
と、この演算期間の後、前記次回のハイレベル信号出力
幅データとハイレベル信号出力幅の最大値データを比較
演算する演算期間を有するPWM信号生成装置におい
て、 前記出力反転手段のローレベル信号出力期間に、前記次
回のハイレベル信号出力幅データを算出する際に、前回
のローレベル信号出力期間でのハイレベル信号出力幅デ
ータと前記ハイレベル信号出力幅の最大値データとの比
較演算で、前記ハイレベル信号出力幅データが前記ハイ
レベル信号出力幅の最大値データを越えているという比
較結果が出力されている場合には、前記ハイレベル信号
出力幅の最大値データを選択して前記ハイレベル信号出
力幅データの増加幅又は減少幅データとの演算を行い、
前記ハイレベル信号出力幅データが前記ハイレベル信号
出力幅の最大値データ以下であるという比較結果が出力
されている場合には、前記ハイレベル信号出力幅データ
を選択して前記ハイレベル信号出力幅データの増加幅又
は減少幅データとの演算を行うことを特徴とするPWM
信号生成装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19691796A JPH1028383A (ja) | 1996-07-09 | 1996-07-09 | Pwm信号生成装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19691796A JPH1028383A (ja) | 1996-07-09 | 1996-07-09 | Pwm信号生成装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1028383A true JPH1028383A (ja) | 1998-01-27 |
Family
ID=16365821
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19691796A Pending JPH1028383A (ja) | 1996-07-09 | 1996-07-09 | Pwm信号生成装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1028383A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100390384B1 (ko) * | 2001-02-09 | 2003-07-07 | 주식회사 엘리코파워 | 펄스 분산기법을 이용한 펄스폭 변조기 및 임의 주파수발생기 |
KR101027392B1 (ko) * | 2008-05-07 | 2011-04-11 | 주식회사 테라칩스 | 분산화된 펄스폭 변조 제어 장치 및 방법 |
-
1996
- 1996-07-09 JP JP19691796A patent/JPH1028383A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100390384B1 (ko) * | 2001-02-09 | 2003-07-07 | 주식회사 엘리코파워 | 펄스 분산기법을 이용한 펄스폭 변조기 및 임의 주파수발생기 |
KR101027392B1 (ko) * | 2008-05-07 | 2011-04-11 | 주식회사 테라칩스 | 분산화된 펄스폭 변조 제어 장치 및 방법 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4016394B2 (ja) | 内部クロック信号発生回路及び方法 | |
US6895523B2 (en) | Generation of pulse signals from a clock signal | |
US6886106B2 (en) | System and method for controlling a multiplexer for selecting between an input clock and an input duty-cycle-corrected clock and outputting the selected clock and an enable signal | |
JPH1028383A (ja) | Pwm信号生成装置 | |
US6289469B1 (en) | Semiconductor integrated circuit having a plurality of processing circuits respectively executing necessary processes and a plurality of data holding circuits corresponding to the processing circuits | |
US7973584B2 (en) | Waveform generator | |
JP3563816B2 (ja) | スイッチング電源装置 | |
JPH0833328A (ja) | スイッチング電源 | |
JP4248074B2 (ja) | 動作タイミング制御機能を有するシステム | |
US6023442A (en) | Semiconductor integrated circuit memory | |
JPH10323020A (ja) | Pwm信号出力拡張方法 | |
US6041418A (en) | Race free and technology independent flag generating circuitry associated with two asynchronous clocks | |
JP3248698B2 (ja) | Pwm信号生成装置 | |
US6882206B2 (en) | Enabling method to prevent glitches in waveform of arbitrary phase | |
JPH10323021A (ja) | パルス幅変調信号生成装置 | |
US5872745A (en) | Time measuring method and time measuring system which enable to discriminate whether or not the measurement result is within the required measurement | |
JPH09191653A (ja) | Pwm信号生成装置 | |
JP3260483B2 (ja) | 外部制御信号入力回路 | |
JPH1084264A (ja) | Pwm信号生成装置及びpwm信号計測方法 | |
JP3089866B2 (ja) | エミュレーション回路 | |
JPH1094261A (ja) | Pwm信号生成装置 | |
JPH0970176A (ja) | 電源制御装置 | |
US6553088B1 (en) | Digital delay phase locked loop | |
KR100266627B1 (ko) | 파워다운회로 | |
JPH1052054A (ja) | パルス幅変調信号生成方法とその装置 |