JPH08223928A

JPH08223928A - 電源制御方法

Info

Publication number: JPH08223928A
Application number: JP7050392A
Authority: JP
Inventors: Junichi Into; 純一印東
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 1995-02-15
Filing date: 1995-02-15
Publication date: 1996-08-30

Abstract

(57)【要約】【目的】使用するトランスや他の回路を変更しても、
最適制御を行うことができる電源制御方法を提供する。【構成】フライバック制御時とフォワード制御時とで
制御を次のように切替える。フライバック制御時には、
例えば複数パルスの出力パルス毎にＰＷＭ信号のデュー
ティがその増減分の最小単位で変化するように、あるい
はコンパレータの比較結果の反転時にＰＷＭ信号のデュ
ーティの増減を所定の設定時間分に亘って停止するよう
に制御し、フォワード制御時には、１パルスの出力パル
ス毎に前記ＰＷＭ信号のデューティがその増減分の最小
単位で変化するように制御する。また、フィルタに位相
進み要素を入れリップルの最適制御をする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複写機やプリンタの高
圧電源制御などに利用される電源制御方法に関するもの
である。

【０００２】

【従来の技術】従来、この種の電源制御方法に用いられ
る電源制御回路は、例えば、電源トランス回路の制御出
力側の電圧をフィルタを介して取り出した電圧と所定電
圧を比較するコンパレータと、該コンパレータの出力信
号に基づいてＰＷＭ信号のパルス幅を増減するデジタル
ＰＷＭ回路と、該デジタルＰＷＭ回路からのＰＷＭ信号
に応じて前記制御出力及び出力電圧を増減する前記電源
トランス回路とを有し、これらがループ状に接続されて
構成されている。

【０００３】前記電源トランス回路としては、従来、フ
ライバックトランスを用い、その電源制御回路は、この
固定したフライバックトランスの制御（フライバック制
御）を上記したようにデジタルＰＷＭ回路から出力され
るＰＷＭ信号で実行し、そのＰＷＭ信号のパルス幅の増
減はハード回路で一意的に決定していた。

【０００４】

【発明が解決しようとする課題】しかしながら、上記従
来の電源制御回路では、特定のトランスに対しフライバ
ック制御に適した制御方式をハード回路で一意的に行っ
ていたため、使用する電源トランスの制御方式をフォー
ワード方式に変更した場合、フライバック制御に適する
制御条件でフォーワード方式の制御を行うことになり、
最適な電源制御を実行することができないという問題が
あった。

【０００５】すなわち、例えば、図１８に示すように、
ＰＷＭ回路の同じオン時間の変化の割合に対し、フライ
バック制御の方がフォワード制御に比べて、付加の大き
さ、制御方式によって異なるが、出力電圧変動率が２〜
８倍に大きくなる。また、同じパルスの繰り返しによっ
て、フォワード制御の方がフライバック制御に比べ、遥
かに大きな出力電圧の変動が生ずることがある。このよ
うに、フライバック制御とフォワード制御とは制御条件
が異なるものであり、フライバック制御に適する制御条
件でフォワード制御を行っては、最適な電源制御を実行
することができない。

【０００６】また、使用するトランスや他の回路を変更
することによっても、最適制御条件がずれるという問題
もあった。

【０００７】本発明は上記従来の問題点に鑑み、使用す
るトランスや制御方法を変更しても、最適制御を行うこ
とができる電源制御回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に本発明の電源制御方法は、ＰＷＭ信号に応じて制御出
力及び出力電圧を増減する電源トランス回路と、該電源
トランス回路の前記制御出力側の電圧と所定電圧を比較
するコンパレータと、該コンパレータの比較結果に基づ
いてＰＷＭ信号のオン幅の増加減少制御を行うデジタル
ＰＷＭ回路とを有する電源制御回路を用いた電源制御方
法において、前記電源トランスのフライバック制御と、
フォーワード制御とにおける前記ＰＷＭ信号のオン幅の
増加減少制御を異なるものにしたものである。

【０００９】上述の電源制御方法において、前記ＰＷＭ
信号のオン幅の増加減少制御は、前記ＰＷＭ信号のパル
スのオン幅を増加または減少する処理と、前記ＰＷＭ信
号のパルスのオン幅の増減を停止する処理とをＰＷＭ信
号１周期生成毎に１回変更することによって前記フライ
バック制御と前記フォーワード制御とで異なるものにす
ることが望ましい。

【００１０】上述の電源制御方法において、前記フライ
バック制御は、複数パルスの出力パルス毎に前記ＰＷＭ
信号のデューティーがその増減分の最小単位で変化する
ものであることが望ましい。

【００１１】上述の電源制御方法において、前記フォワ
ード制御は、１パルスの出力パルス毎に前記ＰＷＭ信号
のデューティーがその増減分の最小単位で変化するもの
であることが望ましい。

【００１２】上述の電源制御方法において、前記フライ
バック制御は、前記コンパレータの比較結果の反転時
に、前記ＰＷＭ信号のデューティーの増減を所定の設定
時間分に亘って停止するものであってもよい。

【００１３】上述の電源制御方法において、前記フライ
バック制御は共振型フライバックトランスを用いること
が望ましい。

【００１４】上述の電源制御方法において、前記フィル
タ回路は、少なくとも位相済み要素を有することが望ま
しい。

【００１５】

【作用】上記構成により本発明によれば、例えば、フラ
イバック制御時とフォワード制御時とで制御を次のよう
に切替える。フライバック制御時には、例えば複数パル
スの出力パルス毎にＰＷＭ信号のデューティーがその増
減分の最小単位で変化するように、あるいはコンパレー
タの比較結果の反転時にＰＷＭ信号のデューティーの増
減を所定の設定時間分に亘って停止するように制御し、
フォワード制御時には、１パルスの出力パルス毎に前記
ＰＷＭ信号のデューティーがその増減分の最小単位で変
化するように制御する。また、位相進み要素によって出
力のリップルが小さくなるように制御する。

【００１６】

【実施例】以下、図面を参照して本発明の実施例を説明
する。

【００１７】図１は、本発明に係る電源制御回路の実施
例の全体構成を示すブロック図である。

【００１８】図中２０１はコンパレータであり、その出
力側がＣＰＵ２０２の入力ポート２０２ａに接続され、
さらにＣＰＵ２０２の出力ポート２０２ｂ，２０２ｃ
が、それぞれデジタルＰＷＭ回路２０３のＵ／Ｄ制御端
子２０３ａ及びタイムホールド制御端子２０３ｂに接続
されている。また、ＰＷＭ回路２０３のＰＷＭ信号出力
端子２０３ｃは、ＣＰＵ２０２の割り込み入力２０２ｄ
に接続されると共に、電源トランス回路２０４のＰＷＭ
信号入力端子２０４ａに接続されている。

【００１９】電源トランス回路２０４の制御信号出力端
子２０４ｂがフィルタ回路２０５の信号入力端子２０５
ａに接続されていて、その出力端子２０５ｂがコンパレ
ータ２０１のプラス信号入力端子１ａに接続されてい
る。コンパレータ２０１のマイナス入力端子１ｂには、
Ｄ／Ａ変換器６の基準電圧端子が接地されているプラス
電位のアナログ出力端子に接続され、Ｄ／Ａ変換器６の
デジタル入力端子は、ＣＰＵ２０２の８ビットの出力ポ
ート２ｅにバスライン７を介して接続されている。

【００２０】ここで、ＰＷＭ回路２０３は、入力端子２
０３ａが“Ｈ”レベルであれば、出力端子２０３ｃに出
力されるＰＷＭ信号の“Ｈ”レベルのパルス幅が短くな
るように制御され、“Ｌ”レベルであればＰＷＭ信号の
“Ｈ”レベルのパルス幅が長くなるように制御される。
同様に、入力端子２０３ｂが“Ｌ”レベルであれば、Ｐ
ＷＭ信号の“Ｈ”レベルのパルス幅は変化しないように
制御され、“Ｈ”レベルであれば、出力端子２０３ｃに
出力されるＰＷＭ信号の“Ｈ”レベルのパルス幅が入力
端子２０３ａに入力される信号に応じて、出力される１
パルス毎に変化するように制御される。

【００２１】また、電源トランス回路２０４は、入力端
子２０４ａに入力されるＰＷＭ信号の“Ｈ”レベルパル
スのパルス幅が増加すると、出力電圧及び制御信号出力
端子２０４ｂに出力される電圧が共に増加し、ＰＷＭ信
号の“Ｈ”レベルパルスのパルス幅が減少すると、出力
電圧及び端子２０４ｂに出力される電圧が共に減少する
ように構成されている。また、ＰＷＭ回路２０３の内部
レジスタのデータを設定するために、データバス３５が
ＣＰＵ２０２とＰＷＭ回路２０３との間に接続されてい
る。さらに、信号ライン２２８を通して選択するレジス
タのアドレス信号とそのレジスタのフラグ信号がＣＰＵ
２０２からＰＷＭ回路２０３に送出される構成となって
いる。

【００２２】次に、ＣＰＵ２０２の一般的な概略動作を
図２のフローチャートを用いて説明する。

【００２３】まず、ステップＳ０では、回路をイニシャ
ライズし、必要なレジスタ等のデータ設定を行う。具体
的には、Ｄ／Ａ変換器６の制御デジタルデータをＣＰＵ
２０２がデータバス７を通じて設定し、さらにＰＷＭ回
路２０３の動作に必要な周波数設定レジスタ、及びデュ
ーティーＭＡＸレジスタを信号ライン２２８とデータバ
ス２３５を通じて設定する。また、Ｕ／Ｄ停止フラグを
“Ｈ”レベルにセットする。

【００２４】ステップＳ１では、ＣＰＵ２０２は割り込
み受付け状態で待機している。この割り込みは、本実施
例ではＰＷＭ信号を割り込み端子２０２ｄで割り込み入
力信号として用いる例を示したが、ＣＰＵ２０２のタイ
マ割り込みでもよい。

【００２５】ＣＰＵ２０２は、割り込み信号を受付ける
と、ステップＳ２でＵ／Ｄ（アップ／ダウン）情報を入
力ポート２０２ａから読み込み、それを内部のレジスタ
にセットする。その時、ＣＰＵ２０２は、必要なだけの
レジスタを用意しており、順次読み取った情報を異なっ
たレジスタにセットしていく。

【００２６】次いで、ステップＳ３において、ＣＰＵ２
０２は、割り込み毎にその回数をレジスタに蓄積し、そ
の蓄積情報を制御対象のパルス数の判定用情報として用
いる。なお、タイマ割り込みの場合は、タイマの設定時
間をＰＷＭ周期で割るなどする演算をした結果（デジタ
ルフィルタ演算による演算結果でも可）を用いることも
可能である。

【００２７】さらに、Ｕ／Ｄ情報の反転などの情報をＣ
ＰＵ２０２がＵ／Ｄ情報をサンプリングする度に判定
し、それを検出し（もちろん、演算を用いて抽出したそ
の他の制御情報でも問題はない）、制御情報を交換する
必要があるとＣＰＵ２０２が判断すると（ステップＳ
４）、ＣＰＵ２０２はステップＳ５で制御情報を交換す
る制御を実行する。

【００２８】ステップＳ６ではレジスタを必要であれば
イニシャライズする。もちろん、それ以前の情報を持ち
たければ、一部のデータを保存しておくのは問題はな
い。そして、割り込み待ちの前記ステップＳ１の処理に
戻るように制御される。

【００２９】図３は、本実施例のＣＰＵ２０２の詳細な
動作（フライバック制御）を示すフローチャートであ
る。

【００３０】まず、ステップＳ１０では、回路をイニシ
ャライズし、必要なレジスタ等のデータ設定を行う。具
体的には、Ｄ／Ａ変換器６の制御デジタルデータをＣＰ
Ｕ２０２がデータバス７を通じて設定し、さらにＰＷＭ
回路２０３の動作に必要な周波数設定レジスタ、及びデ
ューティーＭＡＸレジスタを信号ライン２２８とデータ
バス２３５を通じて設定する。また、Ｕ／Ｄ停止フラグ
を“Ｈ”レベルにセットする。

【００３１】ステップＳ１１でＰＷＭ信号の割り込みを
検出し、その４回の検出回数をステップＳ１２のレジス
タ更新シーケンスを用いて１アッドしながらステップＳ
１１で判定する。ステップＳ１１で割り込みレジスタ値
が３のとき割り込みを検出したら、４回の割り込みが連
続したと判断してステップＳ１３へ進み、割り込みレジ
スタをクリヤし、ステップＳ１４でＵ／Ｄ情報をサンプ
リングしてフラグレジスタへセーブする。

【００３２】そのサンプリングした情報を前回のものと
比較し（ステップＳ１５）、同じであればステップＳ１
６へ進み、そのＵ／Ｄ情報に従ったＰＷＭのパルス幅の
微小幅の増減を実行する。これに対して、そのサンプリ
ングした情報が、前回のもと異なればステップＳ１７へ
進み、Ｕ／Ｄ停止フラグを“Ｌ”とする。

【００３３】そして、ステップＳ１８でＵ／Ｄ停止持続
フラグをセットする。これは具体的にはＵ／Ｄの停止す
る割り込み回数を意味する。そして、ステップＳ１９で
その割り込み回数を計算しセットした割り込み回数に達
したら、ステップＳ２０でＵ／Ｄ情報を蓄積した以外の
レジスタをリセットし、制御の最初に戻る。

【００３４】この図３に示すものが、フライバック・ト
ランスを用いた電源制御（フライバック制御）の場合の
一例であり、この電源制御の具体的なタイムチャートを
図４及び図５に示す。なお、図４はオフタイム固定モー
ド時、図５は周波数固定モード時を示している。

【００３５】図４及び図５において、Ｕ／Ｄ情報が
“０”のとき、ＰＷＭ信号の波形は４発に１回の割合で
“Ｈ”レベル側のオンパルスがｄｔ分増加する。そし
て、ＣＰＵ２０２は、Ｕ／Ｄフラグの４発に１回のパル
スの立上がりを拾い（それは、割り込みレジスタの値が
３のとき生ずる割り込みのタイミングである）、２ビッ
トのＵ／Ｄフラグに設定する。同時に、割り込みレジス
タをリセットする。

【００３６】Ｕ／Ｄ情報が“１”となった後、最初の割
り込みレジスタの値が３のタイミングでの割り込みタイ
ミング、即ち、図中のＰ点でＵ／ＤフラグはＬＨとな
り、ＣＰＵ２０２は、現在とその１回前のサンプリング
結果のデータを保持してＸＯＲ演算を実施し、その結果
を用いてＵ／Ｄ停止フラグを“Ｈ”レベルから“Ｌ”レ
ベルとする。

【００３７】その結果、Ｕ／Ｄフラグ情報にかかわら
ず、Ｕ／Ｄ停止持続フラグにＣＰＵ２０２がセットした
Ｕ／Ｄ停止パルス数の値をＰＷＭ信号の割り込み毎にＣ
ＰＵ２０２が“１”減少させ、この値が“０”になるま
でＰＷＭ回路２０３は、同じＰＷＭ信号を出力し続ける
ように動作する。そして、再び、最初に戻り、制御が持
続する。その際、Ｕ／Ｄフラグはそのまま持続し他のフ
ラグは一度クリヤされる。

【００３８】次に、図６，７，８〜図１４を用いてＰＷ
Ｍ回路２０３の構成及び動作について詳細に説明する。

【００３９】図６，７，８は、図１中のＰＷＭ回路２０
３を説明するための関連技術例を示す図である。

【００４０】同図において、１〜６は８ビットラッチ
（レジスタ）で、その出力端子はそれぞれクロックドバ
ッファ１１〜１６を通じてバス６５に接続されている。
また、ラッチ１，２の出力は、インバータ５５，５４に
よりそれぞれの信号が反転され、バス６４に供給されて
いる。ラッチ７，８の出力端子はそれぞれクロックドバ
ッファ１９，２０を通じてバス６４に接続されている。
ラッチ１〜８の入力端子はそれぞれバス７５に接続され
ている。

【００４１】バスライン６４，６５は、それぞれアダー
（加算器）６３の異なった組みの入力端子に接続され、
アダー６３の出力端子はバス６６を介してラッチ９，１
０の入力端子、及びクロックドバッファ７４を通じてバ
ス７５に接続されている。

【００４２】ラッチ９，１０の出力端子は、それぞれバ
ス６７，６８を介してクロックドバッファ２３，２４を
通じてバス６９に接続されているのと同時に、クロック
ドバッファ２２，２１を通じてバス６４に接続されてい
る。２６はアップ（以下、ＵＰと記す）フリーランカウ
ンタで、カウント出力端子はバス７０を介してディジタ
ルコンパレータ２７の一方の組みの入力端子に接続され
ている。ディジタルコンパレータ２７の他方の入力端子
は、バス６９に接続されている。

【００４３】２９，３０は、同期型Ｔフリップフロップ
（以下、ＴＦＦと記す）で、トグル動作をする。そのそ
れぞれのＱ出力端子は、それぞれＰＷＭ１・ＯＵＴ，Ｐ
ＷＭ２・ＯＵＴの出力端子に接続されている。また、そ
のクロック入力端子ＴＳＥＴバー（反転信号を示す上線
が使えないので“バー”を示している、以下同じ）信号
線に接続され、データ入力端子は、それぞれ２入力ＡＮ
Ｄゲート４１，４２の入力端子の１つは共に、ディジタ
ルコンパレータ２７の出力端子に接続されている。２入
力ＡＮＤゲート４１，４２の残りの入力端子は、ＳＵＭ
１Ｏ，ＳＵＭ２Ｏ信号線に接続されている。

【００４４】３１，３２はＤラッチで、データ入力端子
Ｄはアダー６３のキャリ出力端子に接続されている。ま
た、ラッチ信号入力端子は、それぞれ２入力ＡＮＤゲー
ト３８，３９の出力端子に接続されている。２入力ＡＮ
Ｄゲート３８，３９のそれぞれの一方の入力端子には、
アダー６３のクロック入力端子に加わるＴＳＥＴ信号線
が接続されていて、他方の入力端子にはそれぞれＰＭ１
ＯＦＳ，ＰＭ２ＯＦＳの信号線が接続されている。

【００４５】Ｄラッチ３１，３２のＱ出力端子はそれぞ
れ２入力ＡＮＤゲート３５，３６の一方の入力端子及び
インバータ５６，５７の入力端子に接続されている。

【００４６】５１はアナログコンパレータ、その−端入
力に、一端が接地された基準電源５２の出力端子が接続
され、＋入力端子は外部制御回路の制御情報検出回路の
信号ＦＢＩＮ１が入力されている。また、アナログコン
パレータ５１の出力端子は、ＤＦＦ２８のデータ入力端
子Ｄに接続され、Ｑバー出力端子が２入力ゲート３３の
一方の入力端子に接続され、Ｑ出力端子が２入力ゲート
３４の一方の入力端子に接続されている。また、２入力
ゲート３３，３４の他方の入力端子は、共にＰＭ１ＯＮ
Ｓ信号線に接続されている。

【００４７】２入力ゲート３３，３４の出力端子はそれ
ぞれ２入力ＯＲゲート８１，８２の一方の入力端子に接
続されていると同時に、１Ｈ検知回路６１のＵＰ１，Ｄ
Ｗ１信号入力端子にもそれぞれ接続されている。

【００４８】５２−２はアナログコンパレータで、コン
パレータ５１と同様に、その−入力端子に一端が接地さ
れた基準電源５２−２の出力端子が接続され、＋入力端
子は外部制御回路の制御情報検出回路の信号ＦＢＩＮ２
が入力されている。また、アナログコンパレータ５１−
２の出力端子は、ＤＦＦ２８−２のデータ入力端子Ｄに
接続され、ＤＦＦＦ２８−２のＱバー出力端子が２入力
ＡＮＤゲート３３−２の一方の入力端子に接続され、Ｑ
出力端子が２入力ＡＮＤゲート３４−２の一方の入力端
子に接続されている。また、２入力ＡＮＤゲート３３−
２，３４−２の他方の入力端子は、共にＰＭ２ＯＮＳ信
号線に接続されている。また、２入力ＡＮＤゲート３３
−２，３４−２の出力端子はそれぞれ２入力ＯＲゲート
８１，８２の一方の入力端子に接続されていると同時
に、１Ｈ検知回路６２のＵＰ２，ＤＷ２信号入力端子に
もそれぞれ接続されている。

【００４９】２入力ＯＲゲート８１，８２の出力端子
は、それぞれクロックドバッファ２０，１９の信号制御
端子に接続されている。

【００５０】２入力ＡＮＤゲート３５，３６の入力端子
は、それぞれＣＨＧ１ＯＮ，ＣＨＧ２ＯＮの信号線に接
続され、その出力端子は、それぞれクロックドバッファ
１１，１２のコントロール端子に接続されている。

【００５１】ＰＷＭ１ラッチ９，ＰＷＭ２ラッチ１０の
制御信号入力端子はそれぞれ２入力ＡＮＤゲート４０，
３７の出力端子に接続されている。また、２入力ＡＮＤ
ゲート４０，３７の一方の入力端子は、共にＴＳＥＴ信
号線が接続され、他方の入力端子はそれぞれＣＨＧ１，
ＣＨＧ２の信号線が接続されている。

【００５２】４７，４８は２入力ＡＮＤゲートで、一方
の入力端子には、それぞれＣＨＧ１ＯＮ，ＣＨＧ２ＯＮ
の信号線が接続されている。また、他方の入力端子に
は、それぞれインバータ５６，５７の出力端子に接続さ
れている。４９，５０は、３入力ＯＲゲートでその一入
力端子はそれぞれ２入力ＡＮＤゲート４７，４８の出力
端子に接続されている。他の２本の入力端子にはそれぞ
れ、３入力ＯＲゲート４９にはＰＭ１ＯＦＳ，ＰＭ１Ｏ
ＮＳの信号線が、３入力ＯＲゲート５０には、ＰＭ２Ｏ
ＦＳ，ＰＭ２ＯＮＳの信号線が接続されている。そし
て、３入力ＯＲゲート４９，５０の出力端子はそれぞれ
クロックドバッファ１３，１４のコントロール端子に接
続されている。

【００５３】３入力ＡＮＤゲート４３，４４の一個の入
力端子には、共にＴＳＥＴ信号線が接続されている。ま
た、第２の入力端子はそれぞれＰＭ１ＯＮＳ，ＰＭ２Ｏ
ＮＳの信号線が接続されている。また、第３の入力端子
にはそれぞれ図１の２０３ｂに相当する３ｂ−１，３ｂ
−２の端子に接続されている。また、３入力ＡＮＤゲー
ト４３，４４の出力端子はそれぞれ２入力ＯＲゲート４
５，４６の一方の入力端子に接続されている。また、２
入力ＯＲゲート４５，４６の他方の入力端子にはそれぞ
れＯＮ１ＳＥＴ，ＯＮ２ＳＥＴ信号線が接続されてい
る。また、２入力ＯＲゲート４５，４６の出力端子は、
それぞれラッチ３，４のラッチ入力端子に接続されてい
る。

【００５４】ラッチ１，２，５，６のラッチ制御端子に
は、それぞれＭＡＸＳＥＴ１，ＭＡＸＳＥＴ２，ＣＰＵ
ＳＥＴ１，ＣＰＵＳＥＴ２の信号線が接続されている。
また、クロックドバッファ１５，１６，１７，１８，２
１，２２，２３，２４のコントロール端子には、それぞ
れＰＭ１ＯＦ０，ＰＭ２ＯＦ０，ＰＭ２ＯＦＳ，ＰＭ１
ＯＦＳ，ＣＨＧ２，ＣＨＧ１，ＳＵＭ１Ｏ，ＳＵＭ２Ｏ
の信号線が接続されている。

【００５５】クロックドバッファ２５，７４のコントロ
ール端子には、それぞれＤラッチ８０のＱ出力、Ｑバー
出力端子が接続されている。８０はＣＰＵのフラグであ
り、そのラッチ入力端子Ｌにアドレス信号が入力され、
データ入力端子ＤにフラグへのセットデータがＣＰＵか
らセットできるよう信号線が接続されている。

【００５６】５３は、前述の各信号線の信号を生成する
タイミング生成回路であり、５８，５９，６０はその構
成要素の一部である。８１が基本クロック入力端子で、
２分周回路５９の入力端子とディレー回路６０の入力端
子に接続されている。ディレー回路６０の出力端子が、
ＴＳＥＴ信号線に接続されていると同時に、インバータ
５８の入力端子に接続されている。２分周回路５９の出
力端子は、フリーランカウンタ２６のクロック入力端子
に接続されている。また、インバータ５８の出力端子が
ＴＳＥＴバー信号線に接続されている。また、タイミン
グ回路５３は、ＤＦＦ２９，３０のＱ出力信号からの入
力端子を持っている。なお、ディレー回路６０が生成可
能なディレー時間は、０からφの半周期以下の時間とす
る。

【００５７】６１，６２は、ディジタル値の１Ｈ検知回
路で、それぞれその入力端子がラッチ３，４の出力バス
に接続されている。また、両者の制御信号入力端子に共
に前述のようにＤＦＦ２８，２８−２の出力信号が入力
されている。また、１Ｈ検知回路６１，６２の出力信号
線が、それぞれラッチ３，４のリセット入力端子に接続
されている。なお、インバータ５４，５５は詳しくは図
１４の通りに構成されている。また、ラッチ３，４がリ
セットされると、それぞれの出力は１にセットされる。

【００５８】次に本関連技術例の動作について説明す
る。

【００５９】まず、端子３ｂ−１，３ｂ−２が“Ｈ”レ
ベルの時について説明する。

【００６０】その動作を、その基本タイミングを示す図
９、及び処理シーケンスの大略を記述した図１０を参照
し説明する。図６，７，８のブロック図には記載してい
ないが、本関連技術例の動作スタート時には、ＣＰＵと
のインターフェースを除くすべてのラッチ、フリップフ
ロップ、カウンタは、０Ｈ（１６進数の零）に一度リセ
ットされるものとする。

【００６１】ＵＰフリーランカウンタ２６は、０から１
ずつカウントアップしＦＦＨになると０になるよう動作
する。パルス生成の基本原理は、生成するＰＷＭ信号パ
ルスのオンデータ、オフデータを、パルス１（ＰＷＭ１
・ＯＵＴに生成するＰＷＭ信号）の場合には、ＰＷＭ１
ラッチ９のデータが、ＵＰフリーランカウンタ２６の値
に一致する度に、一致したときのＵＰフリーランカウン
タ２６の値と、生成するパルスのオンデータ、またはオ
フデータとを交互に、アダー６３で和をとり、その結果
を再び、ラッチ９にセットし、その値とＵＰフリーラン
カウンタ２６の値とを比較し、その手続きを繰り返す。

【００６２】そのとき、加えるオンデータ、オフデータ
は、それぞれラッチ３，５にあり、それぞれＣＨＧ１Ｏ
Ｎ，ＰＭ１ＯＦ０のタイミングで、クロックドバッファ
１３，１５がスルーとなってアダー６３でラッチ９の内
容と和演算し、その結果をラッチ９に再びセットする。

【００６３】ＰＷＭ１に関する処理手順の簡単なフロー
チャートを図１０に示す。

【００６４】同様に、パルス２（ＰＷＭ２・ＯＵＴに生
成するＰＷＭ信号）の場合には、ＰＷＭ２ラッチ１０の
データがＵＰフリーランカウンタ２６の値に一致する度
に、一致したときのＵＰフリーランカウンタ２６の値
と、生成するパルスのオンデータ、またはオフデータを
交互に、アダー６３で和をとり、その結果を再び、ラッ
チ１０にセットし、その値とＵＰフリーランカウンタ２
６の値とを比較し、この手続きを繰り返す。このとき、
加えるオンデータ、オフデータは、それぞれラッチ４，
６にあり、それぞれＣＨＧ２ＯＮ，ＰＭ２ＯＦ０のタイ
ミングで、クロックドバッファ１４，１６がスルーとな
ってアダー６３でラッチ１０の内容と和演算し、その結
果をラッチ１０に再びセットする。

【００６５】タイミング的には、ラッチ９とカウンタ２
６のディジタルの一致比較と同じタイミングで、ラッチ
１０のデータと、ラッチ４または６のデータとの和演算
をアダー６３で実行し、その結果を再び、ラッチ１０に
セットできるタイミング設計になっており、同様にラッ
チ１０とカウンタ２６のディジタルの一致比較と同じタ
イミングで、ラッチ９のデータと、ラッチ３または５の
データとの和演算をアダー６３で実行し、その結果を再
び、ラッチ９にセットできるタイミング設計となってい
る。ただし、これらの和演算処理は、必ずＰＷＭ１・Ｏ
ＵＴ，ＰＷＭ２・ＯＵＴの出力値が反転したすぐ次のタ
イミングやコンパレータの一致信号の生じぬタイミン
グ、即ち図９に示す、ＣＨＧ１ＯＮ、ＣＨＧ２ＯＮ、Ｐ
Ｍ１ＯＦ０、ＰＭ２ＯＦ０のタイミングでのみ実行され
る。

【００６６】これらの制御のためには、クロックドバッ
ファ１３，１４，１５，１６，２１，２２，２３，２４
が適宜切換え制御する必要があり、その基本的制御信号
は、図９にタイムチャートとして示す。具体的には、そ
れぞれＣＨＧ１ＯＮ、ＣＨＧ２ＯＮ、ＰＭ１ＯＦ０、Ｐ
Ｍ２ＯＦ０、ＣＨＧ２、ＣＨＧ１、ＳＵＭ１Ｏ、ＳＵＭ
２Ｏである。

【００６７】アダー６３はＴＳＥＴ信号の立上がりのタ
イミング毎にその入力端子に加わる信号の和の結果をそ
の出力にセットし、その値をバスライン６６上に出力す
るよう動作する。即ち、通常のアダーとＤＦＦを１つの
モジュールにした構成となっている。さらにラッチ９に
は、ＴＳＥＴ，ＣＨＧ１の論理積した制御信号が２入力
ＡＮＤゲート４０を通じて与えられ、ラッチ１０には、
ＴＳＥＴ，ＣＨＧ２の論理積した信号が２入力ＡＮＤゲ
ート３７を通じて与えられている。また、クロックドバ
ッファ２３，２４には、それぞれＳＵＭ１Ｏ，ＳＯＭ２
Ｏの制御信号が与えられ、前述の複雑な制御を時分割で
動作可能としている。

【００６８】なお、ＣＨＧ１，ＣＨＧ２は、それぞれＰ
ＷＭ１・ＯＵＴ，ＰＷＭ２・ＯＵＴが反転したすぐ次の
３１．２５ｎｓｅｃのタイミングを指し、ＣＨＧ１＝Ｃ
ＨＧ１ＯＮ＋ＰＭ１ＯＦ０，ＣＨＧ２＝ＣＨＧ２ＯＮ＋
ＰＭ２ＯＦ０である。

【００６９】ディジタルコンパレータ２７の比較結果
は、信号線７１に出力され、２入力ＡＮＤゲート４１，
４２の出力信号をＴＦＦ２９，３０のＴ入力に、ＴＳＥ
Ｔバーのタイミングでサンプリングして与え、その出力
を反転させることで、ＰＷＭ１・ＯＵＴ，ＰＷＭ２・Ｏ
ＵＴの出力端子に正しいＰＷＭ信号が出力される。

【００７０】なお、説明の都合上、図６，７，８のすべ
てのラッチ，カウンタ，ディジタルコンパレータ，アダ
ーは、８ビットとしているが、適宜のビットサイズで実
施することができる。また、図９のタイミング例は、Ｐ
ＷＭ１ラッチ３，ＰＷＭ２ラッチ４に、それぞれ３Ｈの
データがセットされているときのものである。

【００７１】また、各回路の初期値は、ＣＰＵがフラグ
８０をオンして、クロックドバッファ２５をスルーの状
態にし、クロックドバッファ７４をハイインピーダンス
状態とし、その上でＣＰＵは、アドレス信号とストロボ
信号より作られたデータセット信号を信号線ＭＡＸＳＥ
Ｔ１，ＭＡＸＳＥＴ２，ＯＮ１ＳＥＴ，ＯＮ２ＳＥＴ，
ＣＰＵＳＥＴ１，ＣＰＵＳＥＴ２に加え、バス７３，７
５を通してラッチ１，２，３，４，５，６に、それぞれ
初期データをセットする。

【００７２】その後、ＣＰＵは、フラグ８０に“０”を
書き、クロックドバッファ７４をスルーに、クロックド
バッファ２５をハイインピーダンス状態にする。

【００７３】次に、ＰＷＭ信号パルスのオン幅の制御に
ついて説明する。この制御は、ディジタルコンパレータ
２７の一致の生じない、ＰＷＭ信号がオフ（０）のタイ
ミング中のＰＷ１ＯＮＳ，ＰＭ２ＯＮＳを使用してアダ
ー６３を利用して演算している。

【００７４】ＰＷＭ１・ＯＵＴのオン幅の制御は、アナ
ログコンパレータ５１の比較基準電圧Ｖｒｅｆ１の値に
対する外部フィードバック信号ＦＢＩＮ１値が、Ｖｒｅ
ｆ１＜ＦＢＩＮ１の時には、ＰＷＭ１・ＯＵＴのオン幅
を小さくしＦＢＩＮ１の値を小さくするようにし、Ｖｒ
ｅｆ１＞ＦＢＩＮ１の時には、ＰＷＭ１・ＯＵＴのオン
幅を大きくしＦＢＩＮ１の値を大きくするようなフィー
ドバック制御をするようになっている。

【００７５】なお、アナログコンパレータ５１の出力値
は、ＤＦＦ２８にＣＭＰ・ＣＬＫ１（ＰＭ１ＯＦＳで代
用可能）に同期してサンプリングされ、その出力が
“Ｈ”レベルの時にはＤＦＦ２８のＱ出力が“Ｈ”レベ
ルとなり、“Ｌ”レベルの時は、Ｑ出力に“Ｌ”レベル
がサンプリングされる。

【００７６】そして、ＤＦＦ２８のＱ出力が“Ｈ”レベ
ルの時は、ゲート３３，３４，８１，８２により、ＰＭ
１ＯＮＳの信号が“Ｈ”レベルになるタイミングでクロ
ックドバッファ１９が選択されスルーとなり、クロック
ドバッファ２０がハイインピーダンス状態となり、逆に
ＤＦＦ２８のＱ出力が“Ｌ”レベルの時には、ゲート３
３，３４，８１，８２により、ＰＭ１ＯＮＳの信号が
“Ｈ”レベルになるタイミングでクロックドバッファ２
０が選択されスルーとなり、クロックドバッファ１９が
ハイインピーダンス状態となる。

【００７７】即ち、オン幅を増やす時には、ラッチ８の
Ｏ１Ｈが書かれたレジスタ値とラッチ３の値の和をと
り、それを再びラッチ３に値を書き込み、ラッチ３の値
を１増やすように制御される。また、オン幅を減らす時
には、ラッチ７のＦＦＨの書かれたレジスタ値とラッチ
３の和をとり、それを再びラッチ３に値を書き込み、ラ
ッチ３の値を１減らすように制御する。

【００７８】同様に、ＰＷＭ２・ＯＵＴのオン幅の制御
は、アナログコンパレータ５１−２の比較基準電圧Ｖｒ
ｅｆ２の値に対する外部フィードバック信号ＦＢＩＮ２
値が、Ｖｒｅｆ２＜ＦＢＩＮ２の時には、ＰＷＭ２・Ｏ
ＵＴのオン幅を小さくしＦＢＩＮ２の値を小さくするよ
うにし、Ｖｒｅｆ＞ＦＢＩＮ２の時には、ＰＷＭ２・Ｏ
ＵＴの大幅を大きくしＦＢＩＮ２の値を大きくするよう
なフィードバック制御をするようになっている。

【００７９】なお、アナログコンパレータ５１−２の出
力値は、ＤＦＦ２８−２にＣＰＭ・ＣＬＫ２（ＰＭ２Ｏ
ＦＳの信号で代用可能）に同期してサンプリングされ、
その出力が“Ｈ”レベルの時にはＤＦＦ２８−２のＱ出
力が“Ｈ”レベルとなり、“Ｌ”レベルの時は、Ｑ出力
に“Ｌ”レベルがサンプリングされる。

【００８０】そして、ＤＦＦ２８−２のＱが“Ｈ”レベ
ルの時は、ゲート３３−２，３４−２，８１，８２によ
り、ＰＭ２ＯＮＳの信号が“Ｈ”レベルになるタイミン
グでクロックドバッファ１９が選択されスルーとなり、
クロックドバッファ２０がハイインピーダンス状態とな
り、逆にＤＦＦ２８のＱ出力が“Ｌ”レベルの時には、
ゲート３３，３４，８１，８２により、ＰＭ１ＯＮＳの
信号が“Ｈ”レベルになるタイミングでクロックドバッ
ファ２０が選択されスルーとなり、クロックドバッファ
１９がハイインピーダンス状態となる。

【００８１】即ち、オン幅を増やす時には、ラッチ８の
０１Ｈが書かれたレジスタ値とラッチ４の値の和をと
り、それを再びラッチ４に書き込み、ラッチ４の値を１
増やすように制御される。また、オン幅を減らす時に
は、ラッチ７のＦＦＨの書かれたレジスタ値とラッチ４
の和をとり、それを再びラッチ４に書き込み、ラッチ４
の値を１減らすように制御する。

【００８２】以上の制御のためのタイミングは、ＰＷＭ
１・ＯＵＴのオン幅の制御データの入っているラッチ２
に対しては、ＰＭ１ＯＮＳとＴＳＥＴの信号を３入力Ａ
ＮＤゲート４３を通し、さらにＯＲゲート４５を通して
与えられ、バッファ１３にはＯＲゲート４９を通じてＰ
Ｍ１ＯＮＳの信号が与えられる。同様にＰＷＭ２・ＯＵ
Ｔのオン幅の制御データの入っているラッチ４に対して
は、ＰＭ２ＯＮＳとＴＳＥＴの信号を３入力ＡＮＤゲー
ト４４を通し、さらにＯＲゲート４６を通して与えら
れ、バッファ１４にはＯＲゲート５０を通じてＰＭ２Ｏ
ＮＳの信号が与えられる。なお、ＣＭＰ・ＣＬＫ１は、
ＰＭ１ＯＮＳに同期したサンプリング信号で、同様にＣ
ＭＰ・ＣＬＫ２は、ＰＭ２ＯＮＳに同期したサンプリン
グ信号であればよい。

【００８３】ラッチ８，ラッチ７の値を変えることによ
り、増減するオン幅を適宜に選定できる。なお、３入力
ＡＮＤゲート４３，４４の一入力端子３ｂ−１，３ｂ−
２が“Ｌ”レベルのときには、ラッチ３，４のデータが
更新されないため、ＰＷＭ信号のオン幅の変動が停止さ
れる状態となる。

【００８４】次に、パルスの最大値（最大オン幅）リミ
ッタの制御について説明する。この制御もディジタルコ
ンパレータやの一致の生じないＰＷＭ信号がオフ（０）
のタイミングを利用しており、具体的には、ＰＭ１ＯＦ
Ｓ，ＰＭ２ＯＦＳを使用してアダー６３を利用して演算
している。

【００８５】ＰＷＭ１・ＯＵＴの場合、ＰＭ１ＯＦＳの
タイミングで、ラッチ３のレジスタ値とラッチ１のレジ
スタ値（ＰＷＭ１の最大パルス幅値）の反転値がアダー
６３で加算され、その結果にキャリがあれば、Ｄラッチ
３１に１がセットされ、なければ０がセットされる。な
お、そのラッチのタイミングは、ＰＭ１ＯＦＳとＴＳＥ
Ｔ信号がＡＮＤゲート３８を通じて３１に与えられる。

【００８６】一旦Ｄラッチ３１のＱ出力が１になると、
２入力ＡＮＤゲート４７はオフに、２入力ＡＮＤゲート
３５はオンとなり、次のＣＨＧ１ＯＮの信号が入力され
たときには、ラッチ３の内容の代わりに、ラッチ１のレ
ジスタ値の内容がバス６５上に出力される。即ち、ラッ
チ１にセットされているオン幅の最大値にＰＷＭ１・Ｏ
ＵＴのオン幅が常に制御される。

【００８７】即ち、ラッチ１の最大値の幅データの反転
した値とオン幅を和演算すると、オン幅がラッチ１の最
大値の幅のデータより大きくなると、前述の和演算の結
果にキャリが生じることを利用し、この情報をラッチし
て制御する制御手法を用いているためである。

【００８８】Ｄラッチ３１のＱ出力が０のときは、２入
力ＡＮＤゲート４７の一方の入力が“Ｈ”レベルとな
り、２入力ＡＮＤゲート３５がオン禁止状態となり、次
のＣＨＧ１ＯＮの信号が入力されたときには、ラッチ３
の内容がそのままバス６５上に出力される。

【００８９】それらのバス制御のため、ラッチ１７，１
８、クロックドバッファ１１，１２，１３，１４が、そ
れぞれＰＭ２ＯＦＳ，ＰＭ１ＯＦＳ，ＣＨＧ１ＯＮ，Ｃ
ＨＧ２ＯＮ，ＣＨＧ１ＯＮ，ＣＨＧ２ＯＮに同期して制
御される。なお、５４，５５は、それぞれラッチ２，１
のすべてのビットの内容を反転して、それぞれクロック
ドバッファ１７，１８を通じてバス６４上に出力するた
めのインバータで、詳細を図１４に示す。なお、オン幅
の最小値制御なども同様の手法を用いて容易に実現でき
る。

【００９０】６１，６２は、それぞれＰＷＭ１，ＰＷＭ
２のための最小オン幅検知回路であり、本実施例の場合
では、オン幅の１Ｈを検知してその幅以下にならないよ
うにする回路であり、それぞれラッチ３，４の“１”値
を検知し、かつ、ＤＷ１，ＤＷ２が１で、ＵＰ１，２が
０の時、ラッチ３，４のレジスタを常に１にセットする
ように動作し、それぞれＤＷ１，ＤＷ２が１から０にな
り、ＵＰ１，ＵＰ２が０から１になるとラッチ３，４へ
の１のセットを解除するように動作する。

【００９１】ＰＷＭ２・ＯＵＴの場合、ＰＷ２ＯＦＳの
タイミングでラッチ４のレジスタ値とラッチ２のレジス
タ値（ＰＷＭ２最大パルス幅値）の反転値が、アダー６
３で加算され、その結果にキャリがあれば、Ｄラッチ３
２に１がセットされ、なければ０がセットされる。な
お、そのラッチのタイミングは、ＰＭ２ＯＦＳとＴＳＥ
Ｔ信号が２入力ＡＮＤゲート３９を通じてＤラッチ３２
に与えられる。一旦にＤラッチ３２のＱ出力が１になる
と、２入力ＡＮＤゲート４８はオフに、２入力ＡＮＤゲ
ート３６はオンとなり、次のＣＨＧ２ＯＮの信号が入力
されたときには、ラッチ４の内容の代わりに、ラッチ２
の内容がバス６５上に出力される。即ち、常にラッチ２
にセットされているオン幅の最大値にＰＷＭ２・ＯＵＴ
のオン幅が制御される。

【００９２】これはラッチ２の最大値の幅のデータの反
転した値とオン幅を和演算すると、オン幅がラッチ２の
最大値の幅のデータより大きくなると、前述の和演算の
結果にキャリが生じることを利用し、この情報をラッチ
して制御する制御方法を用いているためである。

【００９３】Ｄラッチ３２のＱ出力が０の時は、２入力
ＡＮＤゲート４８の一方の入力が“Ｈ”レベルとなり、
２入力ＡＮＤゲート３６がオン禁止状態となり、次のＣ
ＨＧ２ＯＮの信号が入力されたときには、ラッチ４の内
容がそのままバス６５上に出力される。

【００９４】なお、５３が以上の動作タイミングを作成
するタイミング回路で、端子８１に基本クロックを与
え、それの２分周器５９で分周された信号線が、ＵＰフ
リーランカウンタ２６のクロック入力端子に接続されて
いる。また、基本クロックをディレー素子６０で遅延さ
れた信号がＴＳＥＴ信号として出力され、それをインバ
ータ５９で反転した信号がＴＳＥＴバーとして使用され
る。それ以外のすべてのタイミングはこれらの信号と、
ＰＷＭ１・ＯＵＴ，ＰＷＭ２・ＯＵＴの信号を用いて、
タイミング回路５３内でディジタル微分の手法で容易に
生成できる。

【００９５】図１１，１２，１３は、図１中のＰＷＭ回
路２０３の構成を示す回路図であり、オフタイム固定Ｐ
ＷＭと周波数固定ＰＷＭを共に有し、必要に応じて使い
分ける。上述の関連技術例に１００から１０５の構成要
素が加わっただけなので、ここでは共通部分の説明は省
略し、変更部分のみ説明する。なお、括弧を付した５１
と５１−２のコンパレータは説明のために付加してある
もので、実際のＰＷＭ回路２０３はこのコンパレータ５
１，５１−２を除外した部分で構成されている。

【００９６】１０１，１０２は、２入力ＡＮＤゲート
で、ゲート１０の一方の入力端子はＰＭ２ＯＦ０に接続
され、他方の入力端子はインバータ１００の出力端子に
接続され、出力端子はクロックドバッファ１６のコント
ロール端子に接続されている。

【００９７】同様に２入力ＡＮＤゲート１０２の一方の
入力端子はＰＭ２ＯＦ０に接続され、他方の入力端子
は、信号線１０５を通じてＣＨＡＮＧＥ端子に接続さ
れ、出力端子はクロックドバッファ１０３のコントロー
ル端子に接続されている。インバータ１００の入力端子
も同様に、信号線１０５を通じてＣＨＡＮＧＥ端子に接
続されている。

【００９８】クロックドバッファ１０３の出力端子は、
バスライン６５に接続されている。また、クロックドバ
ッファ１０３の入力端子には、ラッチ４の出力信号がイ
ンバータ１０４で反転して入力されるように接続されて
いる。但し、ＬＳＢ，ＭＳＢの順序は変わらぬものとす
る。

【００９９】次に動作について説明する。

【０１００】ＣＨＡＮＧＥ端子にＣＰＵが“Ｌ”レベル
の信号を送出しているときは、上述の関連技術例と全く
同じなので説明を省略し、“Ｈ”レベルの時の動作につ
いて説明する。

【０１０１】この条件では、クロックドバッファ１６の
出力がハイインピーダンス状態となり、クロックドバッ
ファ１０３が動作可能となるように、ゲート１０２，１
０１，１００が働く。この条件では、関連技術例でＰＷ
Ｍ２・ＯＵＴから送出されるパルスのオフ幅が、ラッチ
６のレジスタ値であったものが、ラッチ４の値の反転値
のものと変わって送出される。このことは、ラッチ４の
値が増減することによって、その反転値は１減増し、そ
の和は、常にラッチ４のレジスタ値の最大値に一致す
る。即ち、この条件下では、ＰＷＭ２・ＯＵＴの信号は
周波数一定のＰＷＭが送出される。

【０１０２】なお、図１１，１２，１３の入力端子３ａ
−１，３ａ−２が、図１の端子２０３ａに相当する。ま
た、ＰＷＭ１・ＯＵＴ、ＰＷＭ２・ＯＵＴ端子が図６，
７，８のＰＷＭ出力端子に相当し、端子３ｂ−１，３ｂ
−２が“Ｌ”レベルのとき、ＰＷＭ出力信号のＤＵＴＹ
はＤＵＴＹ設定レジスタ１の値が変らないために変化せ
ず一定となるので、この端子が図１の端子２０３ｂに相
当する。また、図１におけるバス３５が７３に相当し、
信号ライン２３５がＤラッチ８０のＤ及びＬ入力端子に
接続されている信号ラインに相当する。

【０１０３】図１５は、本実施例におけるフォワード制
御時のＣＰＵ２０２の詳細な動作を示すフローチャート
である。

【０１０４】本実施例は、電源トランス回路２０４とし
てフォワード型トランスを用いた場合の制御例を示すも
のであり、ステップＳ５１でＰＷＭ信号の変化による割
り込み（Ｌ＝＞Ｈ）を判定し、割り込みが生ずるまで判
定を繰り返す。割り込みが生ずると、ステップＳ５２へ
進み、Ｕ／Ｄ情報をサンプリングしそれをフラグレジス
タに設定する。その結果、ステップＳ５３でそのＵ／Ｄ
情報に従ったＰＷＭのパルス幅が増減され再びステップ
Ｓ５１の割り込み待ち状態に戻る。

【０１０５】なお、このフォワード制御時の処理ルーチ
ンは、上記図３に示したフライバック制御時の処理ルー
チンを変更することによって容易に実行することができ
る。即ち、図３のステップＳ１１のＰＷＭ割り込み回数
を１回とし、ステップＳ１４の制御の次はステップＳ１
５の判定をすべて否定（ＮＯ）の条件に変え、全てステ
ップＳ１６に制御がジャンプするようにすればよい。

【０１０６】このように、本実施例では、電源トランス
回路２０４として、フライバックトランスを用いた場合
のフライバック制御と、フォワードトランスを用いた場
合のフォーワード制御とにおけるＰＷＭ信号のアップ／
ダウン（Ｕ／Ｄ）制御を、図３と図１５に示すように異
なる制御手順にしたので、リップル電圧の小さな電源の
最適制御を実現することが可能となる。

【０１０７】また、フライバック制御時にＵ／Ｄ停止期
間を制御することにより、出力リップルの大きさにほと
んど変化を与えず、ループ条件を変更することができ
る。特に、このことは共振型フライバックトランスでの
フライバック制御で有効となる。また、ループ内のフィ
ルタに位相進み要素を入れることによってリップルを小
さくすることができる。

【０１０８】図１６は、本発明の電源制御回路の実際の
適用例を示す回路図であり、図１に示す電源制御回路に
おいて電源トランス回路２０４にプッシュプル型トラン
スを用いた場合の例である。

【０１０９】コンパレータ２０１の出力側には、プルア
ップ抵抗（４７ＫΩ）１ａを介してデジタルＰＷＭ回路
２０３Ａが接続されている。このデジタルＰＷＭ回路２
０３Ａは図１に示すＣＰＵ２０２及びＰＷＭ回路２０３
の機能を合わせ持ったＰＷＭ回路であり、周波数ｆは３
１ＫＨｚに固定され、ＤＵＴＹＭＡＸは５０％である。
この場合の制御は、実験によると図１５の方式によりリ
ップルの少ない安定な制御が可能であった。

【０１１０】電源トランス回路２０４は、プッシュプル
型トランス４−１と、インバータ４−２と、ＮＰＮトラ
ンジスタ（Ｃ１２１５）４−３及びＮＰＮトランジスタ
（Ｄ４３８）４−４と、ダイオード（ＩＳＳ８１）４−
５，４−６及びダイオード（ＳＨＶ−０３）４−７と、
抵抗（１ＫΩ）４−８、抵抗（３．３ＫΩ）４−９、抵
抗（１ＫΩ）４−１０、抵抗（２．２Ω）４−１１、抵
抗（４．７ＫΩ）４−１２、抵抗（１０Ω）４−１３、
抵抗（１００ＫΩ）４−１４、抵抗（１０ＫΩ）４−１
５、及び抵抗（１ＭΩ）４−１６と、コンデンサ（１０
００ｐＦ）４−１７、コンデンサ（０．０４７Ｆ）４−
１８、コンデンサ（４７μＦ）４−１９、コンデンサ
（２０００ｐＦ）４−２０、及びコンデンサ（０．０４
７Ｆ）４−２１とで構成されている。そして、その出力
端子２０４ｃには、負荷回路（５〜２５ＭΩ）３００が
接続されている。

【０１１１】また、フィルタ回路２０５は、抵抗（２．
３７ＫΩ）５−１、抵抗（３．０１ＫΩ）５−２、抵抗
（３ＫΩ）５−３、及び抵抗（１０ＫΩ）５−４と、コ
ンデンサ５−５、コンデンサ（０．０１μＦ）５−６、
及びコンデンサ（６Ｆ）５−７とで構成されている。な
お、５−６がフィルタの中で位相進みを作るコンデンサ
である。

【０１１２】図１７は、本発明の電源制御回路の他の適
用例を示す回路図であり、図１に示す電源制御回路にお
いて電源トランス回路２０４にフライバックトランスを
用いたフライバック制御の場合の例である。具体的には
図４のタイミングを用いて制御すると良好な制御が可能
なことが実験的に明らかとされている。

【０１１３】図中２０３Ａは、周波数固定のデジタルＰ
ＷＭ回路であり、図１に示すＣＰＵ２０２及びＰＷＭ回
路２０３の機能を合わせ持ったＰＷＭ回路である。

【０１１４】電源トランス回路２０４は、フライバック
トランス（ＦＨ３０５７５）４−３１と、インバータ４
−３２と、ＮＰＮトランジスタ４−３３及びＮＰＮトラ
ンジスタ（２ＳＣ３８３４）４−３４と、ダイオード
（ＩＳＳ８１）４−３５及びダイオード（ＥＭ１Ｚ）４
−３６と、ダイオード４−３７と、抵抗４−３８、抵抗
（５ＫΩ）４−３９、抵抗（３．９ＫΩ）４−４０、抵
抗（３．９ＫΩ）４−４１、抵抗（１８Ω）４−４２、
抵抗（２２０Ω）４−４３、抵抗（４．７ＫΩ）４−４
４、及び抵抗（０／４７Ω）４−４５と、コンデンサ
（０．０１５μＦ）４−４６、コンデンサ（４７μＦ）
４−４７、及びコンデンサ（１０００ｐＦ）４−４８と
で構成されている。そして、その出力端子２０４ｃに
は、負荷回路（１０ＭΩ〜）４００を介して電流測定用
の抵抗（１ＫΩ）４０１が接続されている。

【０１１５】また、フィルタ回路２０５は、抵抗（１０
０ＫΩ）５−１１、抵抗（４８．７ＫΩ）５−１２、抵
抗（１０．７ＫΩ）５−１３と、コンデンサ（０．１μ
Ｆ）５−１４と、位相進み要素としてのコンデンサ５−
１５とで構成されている。

【０１１６】コンパレータ２０１の出力側には、Ｄフリ
ップフロップ２０１Ａを介してデジタルＰＷＭ回路２０
３Ａに接続されている。

【０１１７】

【発明の効果】以上詳細に説明したように、本発明によ
れば、電源トランスのフライバック制御と、前記電源ト
ランス回路のフォーワード制御とにおけるＰＷＭ信号の
アップ／ダウン制御を異なるものにしたので、使用する
トランスや他の回路を変更しても、最適制御を行うこと
が可能となる。

【０１１８】また、前記フライバック制御（特に共振型
フライバックトランスを使用時）は、コンパレータの比
較結果の反転時に、ＰＷＭ信号のデューティの増減を所
定の設定時間分に亘って停止することにより、出力リッ
プルの大きさにほとんど変化を与えず、ループ条件を変
更することが可能となる。また、ループ内のフィルタに
位相進み要素を加えることによってリップルを小さくす
る最適化の実現が可能となる。

【図面の簡単な説明】

【図１】本発明に係る電源制御回路の実施例の全体構成
を示すブロック図である。

【図２】実施例のＣＰＵ２０２の一般的な概略動作を示
すフローチャートである。

【図３】実施例のＣＰＵ２０２の詳細な動作を示すフロ
ーチャートである。

【図４】フライバック制御時（オフタイム固定モード
時）の具体的なタイムチャートである。

【図５】フライバック制御時（周波数固定モード時）の
具体的なタイムチャートである。

【図６】図１中のＰＷＭ回路２０３を説明するための関
連技術例を示す図である。

【図７】図１中のＰＷＭ回路２０３を説明するための関
連技術例を示す図である。

【図８】図１中のＰＷＭ回路２０３を説明するための関
連技術例を示す図である。

【図９】前記関連技術例の基本タイミングを示すタイム
チャートである。

【図１０】前記関連技術例の処理シーケンスの大略を示
すフローチャートである。

【図１１】図１中のＰＷＭ回路２０３の構成を示す回路
図である。

【図１２】図１中のＰＷＭ回路２０３の構成を示す回路
図である。

【図１３】図１中のＰＷＭ回路２０３の構成を示す回路
図である。

【図１４】インバータ５４，５５の詳細を示す図であ
る。

【図１５】フォワード制御時のＣＰＵの詳細な動作を示
すフローチャートである。

【図１６】本発明の電源制御回路の実際の適用例を示す
回路図である。

【図１７】本発明の電源制御回路の他の適用例を示す回
路図である。

【図１８】従来の課題を説明するための図である。

【符号の説明】

２０１コンパレータ２０２ＣＰＵ２０３ＰＷＭ回路２０４電源トランス回路２０５フィルタ回路２０６Ｄ／Ａ変換器

Claims

【特許請求の範囲】

【請求項１】ＰＷＭ信号に応じて制御出力及び出力電
圧を増減する電源トランス回路と、フィルタを通して検
出する前記電源トランス回路の前記制御出力側の電圧と
所定電圧を比較するコンパレータと、該コンパレータの
比較結果に基づいてＰＷＭ信号のオン幅の増減を制御す
るデジタルＰＷＭ回路とを有する電源制御回路を用いた
電源制御方法において、前記電源トランスのフライバック制御と、前記電源トラ
ンス回路のフォーワード制御とにおける前記ＰＷＭ信号
のオン幅の増減の制御を異なるものにしたことを特徴と
する電源制御方法。
【請求項２】前記ＰＷＭ信号のオン幅の増減制御は、
前記ＰＷＭ信号のパルスのオン幅を増加または減少する
処理と、前記ＰＷＭ信号のパルスのオン幅の増減を停止
する処理とを変更することによって前記フライバック制
御と前記フォーワード制御とで異なるものにしたことを
特徴とする請求項１記載の電源制御方法。
【請求項３】前記フライバック制御は、複数パルスの
出力パルス毎に前記ＰＷＭ信号のデューティーがその増
減分の最小単位で変化するものであることを特徴とする
請求項１または２記載の電源制御方法。
【請求項４】前記フォワード制御は、１パルスの出力
パルス毎に前記ＰＷＭ信号のデューティーがその増減分
の最小単位で変化するものであることを特徴とする請求
項１または２記載の電源制御方法。
【請求項５】前記フライバック制御は、前記コンパレ
ータの比較結果の反転時に、前記ＰＷＭ信号のデューテ
ィーの増減を所定の設定時間分に亘って停止するもので
あることを特徴とする請求項１，２または３記載の電源
制御方法。
【請求項６】前記フライバック制御は、共振型フライ
バックトランスを用いることを特徴とする請求項５記載
の電源制御方法。
【請求項７】前記フィルタ回路は、少なくとも位相進
み要素を有することを特徴とする請求項１乃至６記載の
電源制御方法。