JPH0514186A - パルス幅変調回路 - Google Patents
パルス幅変調回路Info
- Publication number
- JPH0514186A JPH0514186A JP16676391A JP16676391A JPH0514186A JP H0514186 A JPH0514186 A JP H0514186A JP 16676391 A JP16676391 A JP 16676391A JP 16676391 A JP16676391 A JP 16676391A JP H0514186 A JPH0514186 A JP H0514186A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- pulse width
- width modulation
- timer counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 専用の論理回路を必要とせず、集積回路上の
論理を小さくでき、汎用性の大きいパルス幅変調回路を
提供する。 【構成】 プログラム可能なタイマカウンタ１０と、出
力レジスタ２０の値２００を前記タイマカウンタ１０の
オーバーフロー信号１１１に同期して出力する同期出力
回路３０を使用し、タイマカウンタ１０の応用出力とし
てパルス幅変調出力３００を実現した。また、前記構成
に同期出力回路３０をコントロールする１ビットの出力
選択レジスタ４０を追加することで、パルス幅変調出力
が不要の場合は、通常のタイマカウンタと出力端子とし
て使用することができ、集積回路上の論理も最小とな
り、汎用性が大きくなる。
論理を小さくでき、汎用性の大きいパルス幅変調回路を
提供する。 【構成】 プログラム可能なタイマカウンタ１０と、出
力レジスタ２０の値２００を前記タイマカウンタ１０の
オーバーフロー信号１１１に同期して出力する同期出力
回路３０を使用し、タイマカウンタ１０の応用出力とし
てパルス幅変調出力３００を実現した。また、前記構成
に同期出力回路３０をコントロールする１ビットの出力
選択レジスタ４０を追加することで、パルス幅変調出力
が不要の場合は、通常のタイマカウンタと出力端子とし
て使用することができ、集積回路上の論理も最小とな
り、汎用性が大きくなる。
Description
【０００１】
【産業上の利用分野】本発明は集積回路特にマイクロコ
ンピュータ及びマイクロコントローラに内蔵されるパル
ス幅変調回路に関するものである。
ンピュータ及びマイクロコントローラに内蔵されるパル
ス幅変調回路に関するものである。
【０００２】
【従来の技術】従来のパルス幅変調回路では、集積回路
上において、専用の論理回路で構成されていた。
上において、専用の論理回路で構成されていた。
【０００３】以下、従来のパルス幅変調回路について説
明する。図３は従来のパルス幅変調回路を示すブロック
図である。
明する。図３は従来のパルス幅変調回路を示すブロック
図である。
【０００４】この回路は、ｎビットのカウンタ１，ｎビ
ットのレジスタ２，比較回路３で構成されている。カウ
ンタ１にはクロック１００が入力され、比較回路３の一
方の入力となるｎビットのカウンタデータ１０１が出力
される。レジスタ２より比較回路３の一方の入力となる
ｎビットのレジスタデータ１０２が出力されている。比
較回路３の出力がパルス幅変調出力１０３となる。
ットのレジスタ２，比較回路３で構成されている。カウ
ンタ１にはクロック１００が入力され、比較回路３の一
方の入力となるｎビットのカウンタデータ１０１が出力
される。レジスタ２より比較回路３の一方の入力となる
ｎビットのレジスタデータ１０２が出力されている。比
較回路３の出力がパルス幅変調出力１０３となる。
【０００５】以上のように構成されたパルス幅変調回路
について、以下その動作を説明する。
について、以下その動作を説明する。
【０００６】レジスタ２はプログラミング可能である任
意の値に設定される。クロック１００でカウントされる
カウンタ１はｎビットのカウンタデータ１０１を出力す
る。比較回路では、ｎビットのカウンタデータ１０１と
ｎビットのレジスタデータ１０２を比較し、ｎビットの
カウンタデータ１０１がｎビットのレジスタデータ１０
２より小さいときはローレベルを、大きいときにはハイ
レベルをパルス幅変調出力１０３として出力する。
意の値に設定される。クロック１００でカウントされる
カウンタ１はｎビットのカウンタデータ１０１を出力す
る。比較回路では、ｎビットのカウンタデータ１０１と
ｎビットのレジスタデータ１０２を比較し、ｎビットの
カウンタデータ１０１がｎビットのレジスタデータ１０
２より小さいときはローレベルを、大きいときにはハイ
レベルをパルス幅変調出力１０３として出力する。
【０００７】
【発明が解決しようとする課題】しかしながら、前記従
来の構成では、パルス幅変調回路として専用の論理回路
を必要とし、多ビットの構成になるほど比較回路の論理
が大きくなる。
来の構成では、パルス幅変調回路として専用の論理回路
を必要とし、多ビットの構成になるほど比較回路の論理
が大きくなる。
【０００８】以上の事は、集積回路上に構成する場合、
論理が大きくなり、汎用性を失うことを意味している。
論理が大きくなり、汎用性を失うことを意味している。
【０００９】本発明は前記従来の問題点を解決するもの
で、すでに集積回路上に構成された論理回路を使用し
て、パルス幅変調出力を可能とするものである。
で、すでに集積回路上に構成された論理回路を使用し
て、パルス幅変調出力を可能とするものである。
【００１０】
【課題を解決するための手段】本発明のパルス幅変調回
路は、プログラム可能なタイマカウンタと、前記タイマ
カウンタのオーバーフロー信号に同期して出力する出力
端子を使用し、タイマカウンタの応用出力としてパルス
幅変調出力を可能とし、また前記出力端子について、出
力レジスタの値を同期して出力するか非同期に出力する
かを、プログラム可能な１ビットのレジスタによって、
選択できる構成を有している。
路は、プログラム可能なタイマカウンタと、前記タイマ
カウンタのオーバーフロー信号に同期して出力する出力
端子を使用し、タイマカウンタの応用出力としてパルス
幅変調出力を可能とし、また前記出力端子について、出
力レジスタの値を同期して出力するか非同期に出力する
かを、プログラム可能な１ビットのレジスタによって、
選択できる構成を有している。
【００１１】
【作用】この構成により、パルス幅変調出力が不要の場
合は、通常のタイマカウンタと出力端子として使用する
ことが可能で、集積回路上の論理も最小となり、汎用性
が大きくなる。
合は、通常のタイマカウンタと出力端子として使用する
ことが可能で、集積回路上の論理も最小となり、汎用性
が大きくなる。
【００１２】
【実施例】以下、本発明の一実施例について、図面を参
照しながら説明する。
照しながら説明する。
【００１３】図１は本発明の第１の実施例を示すブロッ
ク図である。この回路は、プログラミング可能なｎビッ
トのタイマカウンタ１０と、出力レジスタ２０と、出力
レジスタ２０の値２００を前記タイマカウンタ１０のオ
ーバーフロー信号１１１に同期して出力する同期出力回
路３０からなる。タイマカウンタ１０は、ｎビットのカ
ウンタ１１とカウントデータを設定するｎビットのレジ
スタ１２とオーバーフロー検出回路１３からなる。同期
出力回路３０の出力がパルス幅変調出力３００となる。
ク図である。この回路は、プログラミング可能なｎビッ
トのタイマカウンタ１０と、出力レジスタ２０と、出力
レジスタ２０の値２００を前記タイマカウンタ１０のオ
ーバーフロー信号１１１に同期して出力する同期出力回
路３０からなる。タイマカウンタ１０は、ｎビットのカ
ウンタ１１とカウントデータを設定するｎビットのレジ
スタ１２とオーバーフロー検出回路１３からなる。同期
出力回路３０の出力がパルス幅変調出力３００となる。
【００１４】以上のように構成されたパルス幅変調回路
について、以下その動作を説明する。
について、以下その動作を説明する。
【００１５】初期状態として、同期出力回路３０はロー
レベルを出力し、レジスタ１２にローレベルの時間を決
める値がプログラミングされている。この状態よりカウ
ンタ１１はローレベルのカウントを開始する。ローレベ
ルのカウントをしている間に、出力レジスタ２０にハイ
の値を準備し、レジスタ１２にハイレベルの時間を決め
る値を準備する。その後、カウンタ１１がオーバーフロ
ーすると、オーバーフロー信号１１１が発生し、同期出
力回路３０はハイレベルを出力する。カウンタ１１には
レジスタ１２のハイレベルの時間を決める値がロードさ
れ、カウンタ１１はハイレベルの時間のカウントを開始
する。ハイレベルのカウントをしている間に、出力レジ
スタ２０にローの値を準備し、レジスタ１２にローレベ
ルの時間を決める値を準備する。その後、カウンタ１１
が再びオーバーフローすると、同期出力回路３０はロー
レベルを出力する。カウンタ１１にはレジスタ１２のロ
ーレベルの時間を決める値がロードされ、カウンタ１１
はローレベルの時間のカウントを開始する。以上を繰り
返し行うことで、パルス幅変調出力３００が得られる。
レベルを出力し、レジスタ１２にローレベルの時間を決
める値がプログラミングされている。この状態よりカウ
ンタ１１はローレベルのカウントを開始する。ローレベ
ルのカウントをしている間に、出力レジスタ２０にハイ
の値を準備し、レジスタ１２にハイレベルの時間を決め
る値を準備する。その後、カウンタ１１がオーバーフロ
ーすると、オーバーフロー信号１１１が発生し、同期出
力回路３０はハイレベルを出力する。カウンタ１１には
レジスタ１２のハイレベルの時間を決める値がロードさ
れ、カウンタ１１はハイレベルの時間のカウントを開始
する。ハイレベルのカウントをしている間に、出力レジ
スタ２０にローの値を準備し、レジスタ１２にローレベ
ルの時間を決める値を準備する。その後、カウンタ１１
が再びオーバーフローすると、同期出力回路３０はロー
レベルを出力する。カウンタ１１にはレジスタ１２のロ
ーレベルの時間を決める値がロードされ、カウンタ１１
はローレベルの時間のカウントを開始する。以上を繰り
返し行うことで、パルス幅変調出力３００が得られる。
【００１６】なお、繰り返し動作の中で出力レジスタ２
０に設定する値を連続してローの値あるいはハイの値を
準備することにより十分に長いローレベルの時間やハイ
レベルの時間を実現することも可能である。
０に設定する値を連続してローの値あるいはハイの値を
準備することにより十分に長いローレベルの時間やハイ
レベルの時間を実現することも可能である。
【００１７】次に、本発明の他の実施例について、図面
を参照しながら説明する。図２は本発明の第２の実施例
を示すブロック図である。
を参照しながら説明する。図２は本発明の第２の実施例
を示すブロック図である。
【００１８】この回路は、前記第１の実施例の構成に同
期出力回路３０をコントロールする１ビットの出力選択
レジスタ４０が加わる。出力選択レジスタ４０は出力レ
ジスタ２０の値２００をタイマカウンタ１０のオーバー
フロー信号１１１に同期して出力するか非同期に出力す
るかを選択する。その他の構成については第１の実施例
と同じである。
期出力回路３０をコントロールする１ビットの出力選択
レジスタ４０が加わる。出力選択レジスタ４０は出力レ
ジスタ２０の値２００をタイマカウンタ１０のオーバー
フロー信号１１１に同期して出力するか非同期に出力す
るかを選択する。その他の構成については第１の実施例
と同じである。
【００１９】以上のように構成されたパルス幅変調回路
について、以下その動作を説明する。
について、以下その動作を説明する。
【００２０】まず、パルス幅変調回路として使用した場
合について説明する。この場合出力選択レジスタ４０は
同期して出力することを選択している。これにより同期
出力回路３０はタイマカウンタ１０のオーバーフロー信
号１１１に同期して出力レジスタ２０の値２００を出力
する。パルス幅変調出力の動作については第１の実施例
と同じである。
合について説明する。この場合出力選択レジスタ４０は
同期して出力することを選択している。これにより同期
出力回路３０はタイマカウンタ１０のオーバーフロー信
号１１１に同期して出力レジスタ２０の値２００を出力
する。パルス幅変調出力の動作については第１の実施例
と同じである。
【００２１】次に、出力選択レジスタ４０の値が非同期
出力を選択する場合について説明する。同期出力回路３
０は、出力レジスタ２０の値２００を、タイマカウンタ
１０のオーバーフロー信号１１１に非同期に出力する。
つまり出力レジスタ２０の値２００を書き換えると同時
に出力するため、通常の出力端子として使用できる。ま
た、タイマカウンタ１０は、レジスタ１２に設定するカ
ウントデータにしたがって、通常動作する。このため、
汎用のタイマカウンタとして使用が可能である。
出力を選択する場合について説明する。同期出力回路３
０は、出力レジスタ２０の値２００を、タイマカウンタ
１０のオーバーフロー信号１１１に非同期に出力する。
つまり出力レジスタ２０の値２００を書き換えると同時
に出力するため、通常の出力端子として使用できる。ま
た、タイマカウンタ１０は、レジスタ１２に設定するカ
ウントデータにしたがって、通常動作する。このため、
汎用のタイマカウンタとして使用が可能である。
【００２２】以上のように、タイマカウンタと出力端子
としてそれぞれ使用できる。以上のように本実施例によ
れば、プログラム可能なタイマカウンタと、前記タイマ
カウンタのオーバーフロー信号に同期して出力する出力
端子を使用し、パルス幅変調回路を実現している。
としてそれぞれ使用できる。以上のように本実施例によ
れば、プログラム可能なタイマカウンタと、前記タイマ
カウンタのオーバーフロー信号に同期して出力する出力
端子を使用し、パルス幅変調回路を実現している。
【００２３】
【発明の効果】本発明は、集積回路上に既に構成された
タイマカウンタと出力端子に対して、同期出力回路を付
加するだけでパルス幅変調出力を可能としている。
タイマカウンタと出力端子に対して、同期出力回路を付
加するだけでパルス幅変調出力を可能としている。
【００２４】さらに、パルス幅変調出力を必要としない
ユーザにはプログラム可能なタイマカウンタと出力端子
としてそれぞれ使用できるため、汎用性が大きい。
ユーザにはプログラム可能なタイマカウンタと出力端子
としてそれぞれ使用できるため、汎用性が大きい。
【図１】本発明の第１の実施例のパルス幅変調回路のブ
ロック図
ロック図
【図２】本発明の第２の実施例のパルス幅変調回路のブ
ロック図
ロック図
【図３】従来のパルス幅変調回路のブロック図
１０ タイマカウンタ
１１ カウンタ
１２ レジスタ
１３ オーバーフロー検出回路
２０ 出力レジスタ
３０ 同期出力回路
４０ 出力選択レジスタ
１００ 入力クロック
１１０ カウンタ出力
１１１ オーバーフロー信号
２００ 出力レジスタの値
３００ パルス幅変調出力
Claims (2)
- 【請求項１】プログラム可能なタイマカウンタと、前記
タイマカウンタのオーバーフロー信号に同期して出力す
る出力端子を使用し、実現することを特徴とするパルス
幅変調回路。 - 【請求項２】前記出力端子について、出力レジスタの値
を同期して出力するか非同期に出力するかを、プログラ
ム可能な１ビットの出力選択レジスタによって、選択で
きることを特徴とする請求項１に記載のパルス幅変調回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16676391A JPH0514186A (ja) | 1991-07-08 | 1991-07-08 | パルス幅変調回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16676391A JPH0514186A (ja) | 1991-07-08 | 1991-07-08 | パルス幅変調回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0514186A true JPH0514186A (ja) | 1993-01-22 |
Family
ID=15837258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16676391A Pending JPH0514186A (ja) | 1991-07-08 | 1991-07-08 | パルス幅変調回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0514186A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0810507A1 (fr) * | 1996-05-31 | 1997-12-03 | Sgs Thomson Microelectronics Sa | Procédé et dispositif programmable de génération d'impulsions de largeur variable |
| JP2006165931A (ja) * | 2004-12-07 | 2006-06-22 | Renesas Technology Corp | 分周回路および通信装置 |
| JP2014132713A (ja) * | 2013-01-07 | 2014-07-17 | Ricoh Co Ltd | Ｐｗｍ信号生成回路、プリンタ、及びｐｗｍ信号生成方法 |
-
1991
- 1991-07-08 JP JP16676391A patent/JPH0514186A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0810507A1 (fr) * | 1996-05-31 | 1997-12-03 | Sgs Thomson Microelectronics Sa | Procédé et dispositif programmable de génération d'impulsions de largeur variable |
| FR2749454A1 (fr) * | 1996-05-31 | 1997-12-05 | Sgs Thomson Microelectronics | Procede et dispositif programmable de generation d'impulsions de largeur variable |
| US5944835A (en) * | 1996-05-31 | 1999-08-31 | Sgs-Thomson Microelectronics S.A. | Method and programmable device for generating variable width pulses |
| JP2006165931A (ja) * | 2004-12-07 | 2006-06-22 | Renesas Technology Corp | 分周回路および通信装置 |
| JP2014132713A (ja) * | 2013-01-07 | 2014-07-17 | Ricoh Co Ltd | Ｐｗｍ信号生成回路、プリンタ、及びｐｗｍ信号生成方法 |
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