JP3302907B2 - Ｐｗｍ出力制御回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、周期およびデュー
ティが異なる複数のＰＷＭ出力信号を生成し得るＰＷＭ
出力制御回路に関する。

【０００２】

【従来の技術】従来より、例えば、ＡＴ（オートマチッ
クトランスミッション）やエンジン制御などを行う為、
周期やデューティが異なる複数のＰＷＭ出力信号を発生
するＰＷＭ出力制御回路が知られている。図４は、そう
した回路の一例である。図４において、カウンタ１００
は固定またはＣＰＵにおいて選択されたカウントクロッ
ク１５１によってカウントし、このカウント値がデータ
バス１５８を介して比較回路１０３に供給される。ま
た、カウンタ１００のカウント値は比較回路１０２が発
生する一致信号に応じてクリアされる。比較回路１０２
はカウンタ１００のカウント値と周期設定レジスタ１０
４の設定値とを比較し、両者が一致した時に一致信号を
発生する。

【０００３】比較回路１０３はカウンタ１００のカウン
ト値と、データバッファ１０６の値とを比較し、それら
が一致した時に一致信号を出力する。周期設定レジスタ
１０４はカウンタ１００と同一ビット数でＣＰＵにより
任意の値がセットされる。この値はデータバス１５６を
通じて比較回路１０２に接続される。デューティ値設定
レジスタ１０５はカウンタ１００と同じビット数でＣＰ
Ｕにより任意の値がセットされる。この値はデータバス
１５７を介してデータバッファ１０６に供給される。

【０００４】データバッファ１０６には、デューティ値
設定レジスタ１０５からの出力がデータバス１５７を介
して入力され、一致信号１５２のタイミングで比較回路
１０３に出力する。このデータバッファ１０６はＣＰＵ
からのデューティ値設定レジスタ１０５への書込みと、
カウンタ１００のカウント値とデューティ設定値の一致
の競合を避けるために設けられている。セット−リセッ
トフリップフロップ１０７は、一致信号１５２と一致信
号１５３とを入力し、一致信号１５２のアクティブレベ
ル入力でＰＷＭ出力１５４をセットし、一致信号１５３
のアクティブレベル入力でＰＷＭ出力１５４をリセット
する。

【０００５】このような構成によれば、カウンタ１００
がカウントクロック１５１に基づきカウント動作を行う
と、そのカウント値はＣＰＵによって予め定められた周
期設定値と同じ値になるとクリアされ、再度カウント動
作を繰り返す。そして、周期設定値１５６とカウンタ１
００のカウント値との一致信号１５２によって、ＰＷＭ
出力信号がセットされる。デューティ値設定レジスタ１
０５の設定値は通常、周期設定レジスタ１０４の設定値
より小さいかあるいは同じ値が設定される。このデュー
ティ値設定レジスタ１０５にセットされる設定値は、周
期設定値とカウント値との一致信号１５２により適宜、
データバッファ１０６に転送される。

【０００６】データバッファ１０６の出力とカウント値
の一致信号１５３によりＰＷＭ出力１５４がリセットさ
れる。この動作を繰り返すことによりＰＷＭ出力１５４
が制御される。したがって、こうしたＰＷＭ出力制御回
路を複数備えれば、各回路毎にそれぞれ独立した周期／
デューティのＰＷＭ出力信号を得ることができるように
なっている。

【０００７】しかしながら、上記構成においては、周期
生成のためにカウンタ１００をクリアする必要がある。
この為、異なる周期のＰＷＭ出力信号を得るには出力数
に応じたカウンタを別途に設けなければならず、これ
故、ＰＷＭ出力数が増えるほど回路規模が増すうえ、消
費電力も増加するという弊害が生じている。そこで、従
来では、こうした弊害を解消すべく、フリーランニング
カウンタを用いて複数の周期の異なるＰＷＭ出力信号を
生成するＰＷＭ出力制御回路が案出されており、この種
の技術については、例えば特開平８−５１７７９号に開
示されている。

【０００８】

【発明が解決しようとする課題】ところで、フリーラン
ニングカウンタを用いた従来のＰＷＭ出力制御回路には
以下に示す問題がある。

【０００９】従来のＰＷＭ出力制御回路は、ＰＷＭ信
号の要素をオン時間とオフ時間とに分けており、オン時
間の加算演算とオフ時間の加算演算とを交互に行うこと
でＰＷＭ出力を生成する構成だから、１回の加算演算に
必要な時間をＴとすると、２ＴがＰＷＭ信号の１周期に
相当するので、高精度なＰＷＭ出力を得難いという問題
がある。

【００１０】また、従来のＰＷＭ出力制御回路では、
複数のＰＷＭ出力制御を行う際に、コンパレータを時分
割使用する為、各ＰＷＭ出力のレベルを同時に制御する
ことができない、という問題もある。

【００１１】さらに、従来のＰＷＭ出力制御回路で
は、加算器およびコンパレータを時分割使用することか
ら、加算器およびコンパレータに対して入力するデータ
を適宜切替える手段が必要になる為、構成が複雑化する
という弊害もある。

【００１２】加えて、従来のＰＷＭ出力制御回路で
は、カウンタ値をカウンタと同じ周波数のクロックで保
持するバッファや、加算器およびコンパレータへの入力
を切替えるタイミング信号発生回路などを含むため、こ
れらがノイズ発生要因になったり、消費電力の増加を招
致する要因になるという問題がある。

【００１３】そこで本発明は、このような事情に鑑みて
なされたもので、出力精度を向上させ、しかも複数の出
力レベルを個々に同時制御できるうえ、回路構成を簡素
化して消費電流およびノイズ発生の要因を低減すること
ができるＰＷＭ出力制御回路を提供することを目的とし
ている。

【００１４】

【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明では、複数のＰＷＭ出力を有
するＰＷＭ出力制御回路において、所定のカウントクロ
ックでカウントするカウンタと、前記複数のＰＷＭ出力
各々に対応する周期設定値を設定する周期設定手段と、
前記複数のＰＷＭ出力各々に対応するデューティ設定値
を設定するデューティ設定手段と、各々のＰＷＭ出力の
周期を算出するための第１の加算回路と、各々のＰＷＭ
出力のデューティを算出するための第２の加算回路と、
前記第１の加算回路の算出する第１の演算結果と前記カ
ウンタのカウント値とを比較し、一致した場合に一致信
号を発生する第１の比較回路と、前記第２の加算回路の
算出する第２の演算結果と前記カウンタのカウント値を
比較し、一致した場合に一致信号を発生する第２の比較
回路と、前記第１比較回路に所定のタイミングで前記第
１の演算結果を与える第１のデータバッファと、前記第
２の比較回路に所定のタイミングで前記第２の演算結果
を与える第２のデータバッファと、前記第１及び第２の
比較回路からの一致信号によりＰＷＭ出力のレベルを変
化させる出力レベル制御回路とを備えることを特徴とし
ている。

【００１５】上記請求項１に従属する請求項２に記載の
発明によれば、前記カウンタがフリーランニングカウン
タであることを特徴とする。

【００１６】

【００１７】

【００１８】本発明では、ＰＷＭ出力信号の構成要素を
周期とデューティとに分け、周期およびデューティ制御
にかかわる演算を、周期値とカウンタ値との一致時点で
同時に行うので、１周期当り１度の演算処理によりＰＷ
Ｍ出力信号を生成でき、従来のものに比して出力精度が
向上する。また、常にフリーランニングする計数手段と
の比較動作が可能な為、各ＰＷＭ出力のレベルを同時に
制御し得る。さらに、ＰＷＭ出力信号の構成要素を周期
とデューティとに分けて出力制御するようにしたので、
従来のように、加算器およびコンパレータに対して入力
するデータを適宜切替える手段を必要とせず、回路構成
が簡素化される。加えて、ＰＷＭ出力信号の精度が出力
本数に影響しない構成としたことで、従来のように、Ｐ
ＷＭ出力信号の出力数に対応したカウンタを備える必要
がなく、これ故、消費電力を低減させたり、ノイズ発生
要因を抑えることが可能になっている。

【００１９】

【発明の実施の形態】本発明によるＰＷＭ出力制御回路
は、ＡＴ（オートマチックトランスミッション）やエン
ジン制御などを行うアクチュエータ駆動装置や、ステッ
パモータなどを駆動制御する装置もしくはシステムに適
用され得る。以下では、本発明の実施の形態であるＰＷ
Ｍ出力制御回路を実施例とし、図面を参照して説明す
る。

【００２０】Ａ．構成 図１は、本発明による一実施例の構成を示すブロック図
である。この図において、カウンタ１０は分周器１１か
ら出力されるカウントクロック信号をアップカウントし
てカウント信号１３を出力する。なお、このカウンタ１
０は自走方式によるバイナリカウンタにより構成されて
いる。カウンタ１０が出力するカウント信号１３は比較
器１４，１５に供給される。分周器１１は、固定分周比
あるいはＣＰＵ１７により選択される分周比に従って基
準クロックＣＫを分周したカウントクロック信号を生成
する。

【００２１】ＣＰＵインタフェースブロック１６は、Ｃ
ＰＵバスＢを介してＣＰＵ１７と接続されており、ＣＰ
Ｕ１７から供給されるＰＷＭ出力制御に係わる制御デー
タ１８を選択して対応するレジスタ２６，３４に対して
リード／ライト制御する。比較器１４は、ＰＷＭ出力信
号の周期タイミングを決定する為に用いられるものであ
って、一方の入力端には上述したカウント信号１３が供
給され、他方の入力端にはデータバス２０を介してデー
タバッファ２１の出力が供給される。この比較器１４で
は、両入力の値が一致した場合に、一致信号１９を発生
する。

【００２２】データバッファ２１は、加算器２２の出力
２３を、後述するアンド回路２４から出力されるタイミ
ング信号Ｔ１に応じたタイミングで上述した比較器１４
に供給する。加算器２２は、ＰＷＭ出力信号の周期タイ
ミングを決める値を算出するもので、周期値設定レジス
タ２６の出力２５と、データバッファ２１の出力とを加
算して演算結果をデータバッファ３１へ出力する。アン
ド回路２４は、データバッファ２１の出力タイミングを
発生するために用いるものであり、比較器１４からの一
致信号１９とカウントクロック信号１２との論理積をタ
イミング信号Ｔ１としてデータバッファ２１へ出力す
る。

【００２３】比較器１５は、ＰＷＭ出力信号のデューテ
ィを決定する為に用いられるものであって、一方の入力
端には上述したカウント信号１３が供給され、他方の入
力端にはデータバス２７を介してデータバッファ２８の
出力が供給される。この比較器１５では、両入力の値が
一致した場合に、一致信号２９を発生する。データバッ
ファ２８は、加算器３０の出力３１を、後述するアンド
回路３２から出力されるタイミング信号Ｔ２に応じたタ
イミングで上述した比較器１５に供給する。加算器３０
は、ＰＷＭ出力信号のデューティを決める値を算出する
もので、デューティ値設定レジスタ３４の出力３３と、
データバッファ２１の出力とを加算して演算結果をデー
タバッファ２８へ出力する。

【００２４】アンド回路３２は、データバッファ２８の
出力タイミングを発生するために用いるものであり、比
較器１５からの一致信号２９とカウントクロック信号１
２との論理積をタイミング信号Ｔ２としてデータバッフ
ァ２８へ出力する。フリップフロップ（以下、ＦＦと記
す）回路３５は、比較器１４から出力される一致信号１
９を入力とし、前述した基準クロックＣＫの立上がりエ
ッジに同期したタイミングで出力３６を次段へ供給す
る。このＦＦ回路３５の出力３６は、セット−リセット
フリップフロップ（以下、ＳＲＦＦと記す）３７のセッ
ト入力端に供給される。

【００２５】ＦＦ回路３８は、比較器１５から出力され
る一致信号２９を入力とし、前述した基準クロックＣＫ
の立上がりエッジに同期したタイミングで出力３９を次
段へ供給する。このＦＦ回路３８の出力３９は、セット
−リセットフリップフロップ（以下、ＳＲＦＦと記す）
３７のリセット入力端に供給される。なお、上記ＦＦ回
路３５，３８は比較器１４，１１５からの出力信号に含
まれるハザード成分を除去する役割を担い、一方、ＳＲ
ＦＦ３７は、ＰＷＭ出力信号のレベル制御に用いられ
る。

【００２６】Ｂ．動作 次に、図２および図３を参照して上記構成による実施例
の動作について説明する。図３に図示する手順、すなわ
ち、ＣＰＵ１７がステップＳ１にてカウントクロックを
選択し、続いて、ステップＳ２にて周期値およびデュー
ティ値がレジスタセットされると、ステップＳ３に処理
を進めてＰＷＭ出力許可が与えられることによって、上
記構成による実施例はＰＷＭ出力を発生する。

【００２７】いま、例えば、ＣＰＵ１７によって周期値
設定レジスタ２６に「０４ｈ（１６進表示）」が、デュ
ーティ値設定値レジスタ３４に「０２ｈ（１６進表
示）」がそれぞれセットされると共に、データバッファ
２１，２８にはそれぞれ初期値「００ｈ」がセットされ
たとする。そうすると、加算器２２は周期値設定レジス
タ２６の値とデータバッファ２１との値を加算した「０
４ｈ」をデータバッファ２１へ出力し、一方、加算器３
０はデューティ値設定レジスタ３４の値とデータバッフ
ァ２１との値を加算した「０２ｈ」をデータバッファ２
８へ出力する。

【００２８】そして、カウント動作が許可されると、カ
ウンタ１０の初期状態（００ｈ）とデータバッファ２
１，２８の初期値「００ｈ」とが一致するので、比較器
１４，１５はそれぞれ一致信号１９，２９を発生する。
なお、こうして初期状態にて発生する一致信号１９，２
９によって、ＦＦ回路３５，３８はそれぞれ同時にセッ
ト信号３６、リセット信号３９を発生する為、ＳＲＦＦ
回路３７ではリセット信号３９が優先されるようにして
おく必要がある。

【００２９】さて、この一致信号１９とカウントクロッ
ク信号１２との論理積である信号Ｔ１の立ち下がりエッ
ジのタイミングに同期してデータバッファ２１の出力２
０は「００ｈ」から「０４ｈ」に変化する。同様に、一
致信号２９とカウントクロック信号１２との論理積であ
る信号Ｔ２の立ち下がりエッジのタイミングに同期して
データバッファ２８の出力２７は「００ｈ」から「０２
ｈ」に変化する。この時、図２に図示する通り、データ
バッファ２１の出力変化に応じて加算器２２の出力２３
は、データバッファ２１の出力値「０４ｈ」と周波数値
設定レジスタ２６の出力値「０４ｈ」とを加算した値
「０８ｈ」となる。一方、加算器３０の出力３１は、デ
ータバッファ２１の出力値「０４ｈ」とデューティ値設
定レジスタ３４の出力値「０２ｈ」とを加算した値「０
６ｈ」となる。

【００３０】そして、カウンタ１０がカウントクロック
信号１２を計数して行き、そのカウント値が「０２ｈ」
に達すると、データバッファ２８の出力値「０２ｈ」と
一致して比較器１５が一致信号２９を発生する。する
と、この一致信号２９とカウントクロック信号１２との
論理積となる信号Ｔ２によって、データバッファ２８の
出力２７の値が「０２ｈ」から「０６ｈ」に更新され
る。この時、ＰＷＭ出力レベルは変化しない。つまり、
ＰＷＭ動作開始直後の最初のＰＷＭ信号は出力されない
ようにしている。

【００３１】その後、カウンタ１０のカウント値が「０
４ｈ」になると、データバッファ２１の出力値「０４
ｈ」とカウント値とが一致して比較器１４が一致信号１
９を発生する。すると、この一致信号１９とカウントク
ロック信号１２との論理積となる信号Ｔ１によって、デ
ータバッファ２１の値が「０４ｈ」から「０８ｈ」に更
新される。また、一致信号１９を基準クロックＣＫの立
上がりエッジのタイミングに同期させた信号３６がＳＲ
ＦＦ回路３７のセット入力端に入力されてＰＷＭ出力レ
ベルが「Ｈレベル」に変化する。

【００３２】この時、データバッファ２１の出力変化に
応じて加算器２２の出力２３は、データバッファ２１の
出力値「０８ｈ」と周波数値設定レジスタ２６の出力値
「０４ｈ」とを加算した値「０Ｃｈ」となる。同時に、
加算器３０の出力３１は、データバッファ２１の出力値
「０８ｈ」とデューティ値設定レジスタ３４の出力値
「０２ｈ」とを加算した値「０Ａｈ」となる。

【００３３】そして、カウンタ１０のカウント値が「０
６ｈ」になると、データバッファ２８の出力値「０６
ｈ」とカウント値とが一致して比較器１５が一致信号２
９を発生すると、この一致信号２９とカウントクロック
信号１２との論理積となる信号Ｔ２によって、データバ
ッファ２８の値が「０６ｈ」から「０Ａｈ」に更新され
る。また、一致信号２９を基準クロックＣＫの立上がり
エッジのタイミングに同期させた信号３９がＳＲＦＦ回
路３７のリセット入力端に入力されてＰＷＭ出力レベル
が「Ｌレベル」に変化する。

【００３４】以下、上述した過程を繰り返すことによっ
てＰＷＭ信号が生成される。なお、周期設定値レジスタ
２６およびデューティ値設定値レジスタ３４の値は、各
比較器１４，１５へのデータ変化のタイミングの前後、
すなわち、ＦＦ回路３６，３８のセットアップおよびホ
ールドタイム中に、データバッファ２１，２８に入力す
る値を変化させないように考慮して設計すれば、随時変
更可能である。本実施例では、説明の簡略化を図るた
め、１出力のＰＷＭ信号制御について言及したが、本発
明の要旨は言うまでもなく複数のＰＷＭ信号制御に適用
可能であり、ＰＷＭ信号の出力本数が増加してもＰＷＭ
出力の精度に影響はない。

【００３５】つまり、本実施例では、ＰＷＭ出力信号の
構成要素を周期とデューティとに分け、周期およびデュ
ーティ制御にかかわる演算を、周期値とカウンタ値との
一致時点で同時に行うので、１周期当り１度の演算処理
によりＰＷＭ出力信号を生成でき、従来のものに比して
出力精度を向上させることが可能になっている。また、
出力毎に独立した比較器を持たせれば、常にフリーラン
ニングするカウンタ１０との比較動作が可能な為、各Ｐ
ＷＭ出力のレベルを同時に制御することができる。

【００３６】さらに、ＰＷＭ出力信号の構成要素を周期
とデューティとに分けて出力制御するようにしたので、
従来のように、加算器およびコンパレータに対して入力
するデータを適宜切替える手段を必要とせず、回路構成
が簡素化される。また、ＰＷＭ出力信号の精度が出力本
数に影響しない構成としたことで、１つのフリーランニ
ングカウンタで多数のＰＷＭ出力制御が可能だから、従
来のように、出力数に対応したカウンタを備える必要が
なく、これ故、消費電力を低減させたり、ノイズ発生要
因を抑えることが可能になっている。

【００３７】例えば、（ａ）ＰＷＭ出力信号；８ｃｈ、
（ｂ）各ＰＷＭ出力の周知設定値；１００ｈ（１６進
数）、（ｃ）各ＰＷＭ出力のカウントクロックは同じ、
とするこれら条件（ａ）〜（ｃ）の下での消費電流につ
いて従来技術と比較した場合、本発明により削減される
消費電流は、カウンタ数が８本から１本に削減される
為、８７．５％の削減となる。一方、本発明によって増
加する消費電流は、加算回路の動作時に発生する消費電
流であり、仮に、この時の消費電流がカウンタの平均消
費電流と同じであるとすると、約４．９％（２５６回に
１度カウントアップするカウンタが１本増加すると見做
した考え→１２．５％÷２５６）の増加と見積もること
ができる。したがって、本発明により削減される消費電
流から増加分を差し引けば、約８２．６％（８７．５−
４．９）となり、大幅な削減を達成し得る訳である。

【００３８】

【発明の効果】本発明によれば、複数のＰＷＭ出力を有
するＰＷＭ出力制御回路において、所定のカウントクロ
ックでカウントするカウンタと、前記複数のＰＷＭ出力
各々に対応する周期設定値を設定する周期設定手段と、
前記複数のＰＷＭ出力各々に対応するデューティ設定値
を設定するデューティ設定手段と、各々のＰＷＭ出力の
周期を算出するための第１の加算回路と、各々のＰＷＭ
出力のデューティを算出するための第２の加算回路と、
前記第１の加算回路の算出する第１の演算結果と前記カ
ウンタのカウント値とを比較し、一致した場合に一致信
号を発生する第１の比較回路と、前記第２の加算回路の
算出する第２の演算結果と前記カウンタのカウント値を
比較し、一致した場合に一致信号を発生する第２の比較
回路と、前記第１比較回路に所定のタイミングで前記第
１の演算結果を与える第１のデータバッファと、前記第
２の比較回路に所定のタイミングで前記第２の演算結果
を与える第２のデータバッファと、前記第１及び第２の
比較回路からの一致信号によりＰＷＭ出力のレベルを変
化させる出力レベル制御回路とを備えるので、複数のＰ
ＷＭ出力の出力レベルを、１つのカウンタにより個々に
同時制御できるため、従来のように、ＰＷＭ出力の出力
数に対応したカウンタを備える必要がなく、回路構成を
簡素化して消費電流およびノイズ発生の要因を低減する
ことができる。

【図面の簡単な説明】

【図１】 本発明による一実施例の構成を示すブロック
図である。

【図２】 実施例の動作を説明するためのタイミングチ
ャートである。

【図３】 実施例の動作を説明するためのフローチャー
トである。

【図４】 従来例を説明するための図である。

【符号の説明】

１０ カウンタ １１ 分周器 １４，１５ 比較器 １７ ＣＰＵ ２１，２８ データバッファ ２２，３０ 加算器 ２４，３２ アンド回路 ２６ 周期値設定レジスタ ３４ デューティ値設定レジスタ ３５，３８ フリップフロップ回路 ３７ セット−リセットフリップフロップ回路

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03K 7/08 H02M 7/42 - 7/98 H02P 5/408 - 5/412 H02P 7/628 - 7/632 H02P 21/00

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 複数のＰＷＭ出力を有するＰＷＭ出力制
   御回路において、 所定のカウントクロックでカウントするカウンタと、 前記複数のＰＷＭ出力各々に対応する周期設定値を設定
   する周期設定手段と、 前記複数のＰＷＭ出力各々に対応するデューティ設定値
   を設定するデューティ設定手段と、 各々のＰＷＭ出力の周期を算出するための第１の加算回
   路と、 各々のＰＷＭ出力のデューティを算出するための第２の
   加算回路と、 前記第１の加算回路の算出する第１の演算結果と前記カ
   ウンタのカウント値とを比較し、一致した場合に一致信
   号を発生する第１の比較回路と、 前記第２の加算回路の算出する第２の演算結果と前記カ
   ウンタのカウント値を比較し、一致した場合に一致信号
   を発生する第２の比較回路と、 前記第１比較回路に所定のタイミングで前記第１の演算
   結果を与える第１のデータバッファと、 前記第２の比較回路に所定のタイミングで前記第２の演
   算結果を与える第２のデータバッファと、 前記第１及び第２の比較回路からの一致信号によりＰＷ
   Ｍ出力のレベルを変化させる出力レベル制御回路と を備
   える ことを特徴とするＰＷＭ出力制御回路。
2. 【請求項２】 前記カウンタがフリーランニングカウン
   タであることを特徴とする請求項１記載のＰＷＭ出力制
   御回路。