JP2763709B2 - ビット・ダイビット変換回路 - Google Patents
ビット・ダイビット変換回路Info
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- JP2763709B2 JP2763709B2 JP4040599A JP4059992A JP2763709B2 JP 2763709 B2 JP2763709 B2 JP 2763709B2 JP 4040599 A JP4040599 A JP 4040599A JP 4059992 A JP4059992 A JP 4059992A JP 2763709 B2 JP2763709 B2 JP 2763709B2
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Description
【０００１】
【産業上の利用分野】本発明はシリアルデータを２系統
に分離伸張するビット・ダイビット変換回路に関する。
に分離伸張するビット・ダイビット変換回路に関する。
【０００２】
【従来の技術】従来のビット・ダイビット変換回路は図
４に示すように、ビットレートクロックをインバータ１
によって反転した反転ビットレートクロックをクロック
とするＤフリップフロップ２によって入力シリアルデー
タをラッチし、ビットレートクロックをＤフリップフロ
ップにて構成したＴフリップフロップ３によって２分周
し、Ｄフリップフロップ２によりラッチされたデータ
を、２分周ビットレートクロックをクロックとするＤフ
リップフロップ４によってラッチすると共に、反転２分
周ビットレートクロックをクロックとするＤフリップフ
ロップ５によってラッチする。
４に示すように、ビットレートクロックをインバータ１
によって反転した反転ビットレートクロックをクロック
とするＤフリップフロップ２によって入力シリアルデー
タをラッチし、ビットレートクロックをＤフリップフロ
ップにて構成したＴフリップフロップ３によって２分周
し、Ｄフリップフロップ２によりラッチされたデータ
を、２分周ビットレートクロックをクロックとするＤフ
リップフロップ４によってラッチすると共に、反転２分
周ビットレートクロックをクロックとするＤフリップフ
ロップ５によってラッチする。
【０００３】さらに、２分周ビットレートクロックをク
ロックとするＤフリップフロップ６によってＤフリップ
フロップ４によるラッチ出力Ｉ´をラッチして出力Ｉを
得て、、２分周ビットレートクロックをクロックとする
Ｄフリップフロップ７によってＤフリップフロップ５に
よるラッチ出力Ｑ´をラッチして出力Ｑを得て、ダイビ
ットに変換していた。
ロックとするＤフリップフロップ６によってＤフリップ
フロップ４によるラッチ出力Ｉ´をラッチして出力Ｉを
得て、、２分周ビットレートクロックをクロックとする
Ｄフリップフロップ７によってＤフリップフロップ５に
よるラッチ出力Ｑ´をラッチして出力Ｑを得て、ダイビ
ットに変換していた。
【０００４】上記した、ビット・ダイビット変換回路に
よる場合の各Ｄフリップフロップの出力のタイミングは
図５に示すようになる。図５（ａ）はビットレートクロ
ックを示し、図５（ｂ）は入力シリアルデータを示し、
図５（ｃ）はインバータ１から出力される反転ビットレ
ートクロックを示し、図５（ｄ）はＤフリップフロップ
２によってラッチされたデータを示し、図５（ｅ）は２
分周ビットレートクロックを示し、図５（ｆ）は反転２
分周ビットレートクロックを示し、図５（ｇ）は出力Ｉ
´を示し、図５（ｈ）は出力Ｑ´を示し、図５（ｉ）は
出力Ｉを示し、図５（ｊ）は出力Ｑを示している。
よる場合の各Ｄフリップフロップの出力のタイミングは
図５に示すようになる。図５（ａ）はビットレートクロ
ックを示し、図５（ｂ）は入力シリアルデータを示し、
図５（ｃ）はインバータ１から出力される反転ビットレ
ートクロックを示し、図５（ｄ）はＤフリップフロップ
２によってラッチされたデータを示し、図５（ｅ）は２
分周ビットレートクロックを示し、図５（ｆ）は反転２
分周ビットレートクロックを示し、図５（ｇ）は出力Ｉ
´を示し、図５（ｈ）は出力Ｑ´を示し、図５（ｉ）は
出力Ｉを示し、図５（ｊ）は出力Ｑを示している。
【０００５】図５（ａ）から図５（ｈ）の矢印区間部分
をそれぞれ対応させて拡大して示せば図６（ａ）から図
６（ｈ）に示すようになる。図６においてｄ1はビット
レートクロックによリ処理されたシリアルデータのビッ
トレートクロックからの遅延量を示し、ｄ2およびｄ2´
はインバータ１による遅延量であり、ｄ2≠ｄ2´であ
る。したがって、反転ビットレートクロックの正負期間
Ｔ1、Ｔ2はＴ1≠Ｔ2であって、デューティは異なる。ｄ
3はインバータ１とＤフリップフロップ２による遅延量
を示し、ｄ4（ｄ5）はＴフリップフロップ３による遅延
量であり、ｄ4は２分周ビットレートクロックによる遅
延量であり、ｄ5は反転２分周ビットレートクロックに
よる遅延量であって、ｄ1とｄ4（ｄ5）との大小関係は
不明である。ｄ6（ｄ7）はＤフリップフロップ２および
４（２および５）による遅延量である。
をそれぞれ対応させて拡大して示せば図６（ａ）から図
６（ｈ）に示すようになる。図６においてｄ1はビット
レートクロックによリ処理されたシリアルデータのビッ
トレートクロックからの遅延量を示し、ｄ2およびｄ2´
はインバータ１による遅延量であり、ｄ2≠ｄ2´であ
る。したがって、反転ビットレートクロックの正負期間
Ｔ1、Ｔ2はＴ1≠Ｔ2であって、デューティは異なる。ｄ
3はインバータ１とＤフリップフロップ２による遅延量
を示し、ｄ4（ｄ5）はＴフリップフロップ３による遅延
量であり、ｄ4は２分周ビットレートクロックによる遅
延量であり、ｄ5は反転２分周ビットレートクロックに
よる遅延量であって、ｄ1とｄ4（ｄ5）との大小関係は
不明である。ｄ6（ｄ7）はＤフリップフロップ２および
４（２および５）による遅延量である。
【０００６】上記のように従来の回路では、マスタクロ
ックであるビットレートクロックの２分周ビットレート
クロックおよび反転２分周ビットレートクロックを、シ
リアルデータ伸張のためのラッチクロックとして用いて
いるため、このラッチクロックでデータがラッチできる
ようにシリアルデータを前段でＤフリップフロップ２に
より反転ビットレートクロックによってラッチしなけれ
ばならない。この前処理は、ビットレートクロックによ
って処理されているシリアルデータの変化点と２分周ビ
ットレートクロック、反転２分周ビットレートクロック
の立上りに対しての変化点の前後を限定できない（図６
に示すｄ1とｄ4、ｄ5との関係を参照）ために必要とな
る。
ックであるビットレートクロックの２分周ビットレート
クロックおよび反転２分周ビットレートクロックを、シ
リアルデータ伸張のためのラッチクロックとして用いて
いるため、このラッチクロックでデータがラッチできる
ようにシリアルデータを前段でＤフリップフロップ２に
より反転ビットレートクロックによってラッチしなけれ
ばならない。この前処理は、ビットレートクロックによ
って処理されているシリアルデータの変化点と２分周ビ
ットレートクロック、反転２分周ビットレートクロック
の立上りに対しての変化点の前後を限定できない（図６
に示すｄ1とｄ4、ｄ5との関係を参照）ために必要とな
る。
【０００７】
【発明が解決しようとする課題】しかしながら上記した
従来のビット・ダイビット変換回路によるときは、反転
ビットレートクロックの立上りから少し遅れて変化する
ラッチ後のデータ（図６（ｄ））の変化点と、２分周ビ
ットレートクロック（反転２分周ビットレートクロッ
ク）の立上り時点からデータを２分周ビットレートクロ
ック（反転２分周ビットレートクロック）でラッチする
Ｄフリップフロップ４（５）のセットアップタイムを差
し引いた時点との間の期間αが、正しくデータをラッチ
することのできるための動作マージンとなる。
従来のビット・ダイビット変換回路によるときは、反転
ビットレートクロックの立上りから少し遅れて変化する
ラッチ後のデータ（図６（ｄ））の変化点と、２分周ビ
ットレートクロック（反転２分周ビットレートクロッ
ク）の立上り時点からデータを２分周ビットレートクロ
ック（反転２分周ビットレートクロック）でラッチする
Ｄフリップフロップ４（５）のセットアップタイムを差
し引いた時点との間の期間αが、正しくデータをラッチ
することのできるための動作マージンとなる。
【０００８】ビットレートクロックの周波数を高くする
と前記マージンの期間は短くなり、高速動作に制約が生
ずるという問題点があった。さらに、ビットレートクロ
ックの周波数はシステムでのクロックとして最高動作周
波数であった場合、反転ビットレートクロックはインバ
ータによって作られるために図６に示したように、反転
ビットレートクロックの正負期間Ｔ1、Ｔ2はＴ1≠Ｔ2で
あって、デューティ比が５０％にならなくなる。デュー
ティ比が変わった場合、反転ビットレートクロックの立
上りからたち下がり迄の期間が短くなる方向であって、
さらに高速動作に不利になるという問題点があった。
と前記マージンの期間は短くなり、高速動作に制約が生
ずるという問題点があった。さらに、ビットレートクロ
ックの周波数はシステムでのクロックとして最高動作周
波数であった場合、反転ビットレートクロックはインバ
ータによって作られるために図６に示したように、反転
ビットレートクロックの正負期間Ｔ1、Ｔ2はＴ1≠Ｔ2で
あって、デューティ比が５０％にならなくなる。デュー
ティ比が変わった場合、反転ビットレートクロックの立
上りからたち下がり迄の期間が短くなる方向であって、
さらに高速動作に不利になるという問題点があった。
【０００９】本発明は、高速動作に適した簡単な構成の
ビット・ダイビット変換回路を提供することを目的とす
る。
ビット・ダイビット変換回路を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明のビット・ダイビ
ット変換回路は、ビットレートクロックを２分周する２
分周器と、被変換シリアルデータがカウントイネーブル
信号として印加され、ビットレートクロックがクロック
として印加され、順次ＬＳＢ側から低電位、被変換シリ
アルデータ、カウント出力ＱA、カウント出力ＱBがプリ
セットデータとして印加され、２分周器からの出力がロ
ード信号として印加されてビットレートクロックの立上
りでプリセットデータがロードされ、かつカウント出力
ＱCおよびカウント出力ＱDをダイビット出力とする同期
式プリセット４ビットカウンタとからなることを特徴と
する。
ット変換回路は、ビットレートクロックを２分周する２
分周器と、被変換シリアルデータがカウントイネーブル
信号として印加され、ビットレートクロックがクロック
として印加され、順次ＬＳＢ側から低電位、被変換シリ
アルデータ、カウント出力ＱA、カウント出力ＱBがプリ
セットデータとして印加され、２分周器からの出力がロ
ード信号として印加されてビットレートクロックの立上
りでプリセットデータがロードされ、かつカウント出力
ＱCおよびカウント出力ＱDをダイビット出力とする同期
式プリセット４ビットカウンタとからなることを特徴と
する。
【００１１】
【作用】本発明のビット・ダイビット変換回路によれ
ば、プリセット端子のＬＳＢ側に低電位を、３ＳＢ側に
被変換シリアルデータをプリセットし、ロード信号とし
ての２分周ビットクロックの低電位期間でのビットレー
トクロックの立上りタイミングでプリセットデータがロ
ードされ、かつ被変換シリアルデータが一方の極性（高
電位）のときにのみカウンタイネーブルにされる。した
がって、プリセット端子のＬＳＢ側は常に低電位であ
り、被変換シリアルデータの１個目はプリセット端子の
３ＳＢ側に存在する。つぎのロードによって計数出力端
子３ＳＢ（ＱB）に出力される。
ば、プリセット端子のＬＳＢ側に低電位を、３ＳＢ側に
被変換シリアルデータをプリセットし、ロード信号とし
ての２分周ビットクロックの低電位期間でのビットレー
トクロックの立上りタイミングでプリセットデータがロ
ードされ、かつ被変換シリアルデータが一方の極性（高
電位）のときにのみカウンタイネーブルにされる。した
がって、プリセット端子のＬＳＢ側は常に低電位であ
り、被変換シリアルデータの１個目はプリセット端子の
３ＳＢ側に存在する。つぎのロードによって計数出力端
子３ＳＢ（ＱB）に出力される。
【００１２】ここで、次に来る被変換シリアルデータの
極性は任意であるが、次の被変換シリアルデータによっ
てカウンタイネーブルになるとプリセットデータを＋１
した値が出力される。しかしこのカウントによっても計
数出力端子ＱCおよびＱDの出力の極性は影響されること
がないために、前記１個目の直前の被変換シリアルデー
タの極性が保持されることになって伸張され、計数出力
端子ＭＳＢ（ＱD）および２ＳＢ（ＱC）の出力からダイ
ビット変換出力が得られる。
極性は任意であるが、次の被変換シリアルデータによっ
てカウンタイネーブルになるとプリセットデータを＋１
した値が出力される。しかしこのカウントによっても計
数出力端子ＱCおよびＱDの出力の極性は影響されること
がないために、前記１個目の直前の被変換シリアルデー
タの極性が保持されることになって伸張され、計数出力
端子ＭＳＢ（ＱD）および２ＳＢ（ＱC）の出力からダイ
ビット変換出力が得られる。
【００１３】
【実施例】以下本発明を実施例により説明する。図１は
本発明の一実施例の構成を示すブロック図である。
本発明の一実施例の構成を示すブロック図である。
【００１４】本実施例は、ビットレートクロックをＤフ
リップフロップからなるＴフリップフロップ１１によっ
て２分周する。符号１２は同期式プリセット４ビットカ
ウンタであって、その真理値表は図２に示す如くであ
る。同期式プリセット４ビットカウンタ１２のプリセッ
ト入力端子Ａ、Ｂ、Ｃ、Ｄにおいて、プリセット入力端
子ＡがＬＳＢ側であり、プリセット入力端子ＤがＭＳＢ
側を示している。
リップフロップからなるＴフリップフロップ１１によっ
て２分周する。符号１２は同期式プリセット４ビットカ
ウンタであって、その真理値表は図２に示す如くであ
る。同期式プリセット４ビットカウンタ１２のプリセッ
ト入力端子Ａ、Ｂ、Ｃ、Ｄにおいて、プリセット入力端
子ＡがＬＳＢ側であり、プリセット入力端子ＤがＭＳＢ
側を示している。
【００１５】同期式プリセット４ビットカウンタ１２の
計数出力端子ＱA、ＱB、ＱC、ＱDにおいて、計数出力端
子ＱAがＬＳＢ側であり、計数出力端子ＱDがＭＳＢ側で
ある。プリセット入力端子Ａには低電位入力を印加し、
計数出力端子ＱAはプリセット入力端子Ｃに接続し、計
数出力端子ＱBはプリセット入力端子Ｄに接続してあ
る。計数出力端子ＱCからの出力をダイビット出力Ｑと
し、計数出力端子ＱDからの出力をダイビット出力Ｉと
する。
計数出力端子ＱA、ＱB、ＱC、ＱDにおいて、計数出力端
子ＱAがＬＳＢ側であり、計数出力端子ＱDがＭＳＢ側で
ある。プリセット入力端子Ａには低電位入力を印加し、
計数出力端子ＱAはプリセット入力端子Ｃに接続し、計
数出力端子ＱBはプリセット入力端子Ｄに接続してあ
る。計数出力端子ＱCからの出力をダイビット出力Ｑと
し、計数出力端子ＱDからの出力をダイビット出力Ｉと
する。
【００１６】入力シリアルデータは同期式プリセット４
ビットカウンタ１２のイネーブル入力端子ＥＮＰには入
力シリアルデータが印加してあり、かつプリセット入力
端子Ｂに入力シリアルデータが印加してある。イネーブ
ル入力端子ＥＮＴとクリア端子ＣＬＲとには高電位入力
が印加してあり、ロード端子ＬＤにはＴフリップフロッ
プ１１の出力、すなわち２分周ビットレートクロックが
印加してある。入力シリアルデータは同期式プリセット
４ビットカウンタ１２のクロック端子ＣＫにはビットレ
ートクロックが印加してある。
ビットカウンタ１２のイネーブル入力端子ＥＮＰには入
力シリアルデータが印加してあり、かつプリセット入力
端子Ｂに入力シリアルデータが印加してある。イネーブ
ル入力端子ＥＮＴとクリア端子ＣＬＲとには高電位入力
が印加してあり、ロード端子ＬＤにはＴフリップフロッ
プ１１の出力、すなわち２分周ビットレートクロックが
印加してある。入力シリアルデータは同期式プリセット
４ビットカウンタ１２のクロック端子ＣＫにはビットレ
ートクロックが印加してある。
【００１７】上記のように構成した本実施例の作用を図
３のタイミング図によって説明する。図６においてａ乃
至ｉはシリアルデータの各区間を示し、（ａ）乃至
（ｉ）は計数出力端子ＱA、ＱB、ＱC、ＱDの出力におい
て同一文字に対するシリアルデータのａ乃至ｉの区間に
おける状態と同一の状態であることを示し、↑はロード
が行われる時点を示す。
３のタイミング図によって説明する。図６においてａ乃
至ｉはシリアルデータの各区間を示し、（ａ）乃至
（ｉ）は計数出力端子ＱA、ＱB、ＱC、ＱDの出力におい
て同一文字に対するシリアルデータのａ乃至ｉの区間に
おける状態と同一の状態であることを示し、↑はロード
が行われる時点を示す。
【００１８】シリアルデータはビットレートクロックに
よって処理されて入力されてくるため、ビットレートク
ロックよりも時間ｄ1だけ遅延しており、２分周ビット
レートはＤフリップフロップ１１によるし処理のために
ビットレートクロックよりもｄ2（≒ｄ1）遅れている。
この関係は図３においてそれぞれの拡大図として示して
いる。
よって処理されて入力されてくるため、ビットレートク
ロックよりも時間ｄ1だけ遅延しており、２分周ビット
レートはＤフリップフロップ１１によるし処理のために
ビットレートクロックよりもｄ2（≒ｄ1）遅れている。
この関係は図３においてそれぞれの拡大図として示して
いる。
【００１９】先ず、区間ａにおいてはシリアルデータは
低電位である。次に区間ｂの状態に移るが区間ｂに移っ
た直後まではまだ２分周ビットレートクロックは低電位
であって、さらに区間ｂへ移動する直前（時間ｄ1前）
においてビットレートクロックが立上る。したがって、
ビットレートクロックが立上り時において２分周ビット
レートクロックはまだ低電位であって、ビットレートク
ロックの立上り時において同期式プリセット４ビットカ
ウンタ１２がプリセット（ロード）される。
低電位である。次に区間ｂの状態に移るが区間ｂに移っ
た直後まではまだ２分周ビットレートクロックは低電位
であって、さらに区間ｂへ移動する直前（時間ｄ1前）
においてビットレートクロックが立上る。したがって、
ビットレートクロックが立上り時において２分周ビット
レートクロックはまだ低電位であって、ビットレートク
ロックの立上り時において同期式プリセット４ビットカ
ウンタ１２がプリセット（ロード）される。
【００２０】プリセット時には、プリセット入力端子Ａ
には低電位入力が与えられており、プリセット入力端子
Ｂに区間ａの状態時におけるシリアルデータである低電
位入力が与えられており、この状態でプリセットが行わ
れる。
には低電位入力が与えられており、プリセット入力端子
Ｂに区間ａの状態時におけるシリアルデータである低電
位入力が与えられており、この状態でプリセットが行わ
れる。
【００２１】次いで区間ｃではプリセット動作は無く、
区間ｂの状態におけるシリアルデータは高電位であっ
て、この高電位によって同期式プリセット４ビットカウ
ンタ１２がイネーブルにコントロールされて、同期式プ
リセット４ビットカウンタ１２が先のプリセット値に＋
１の計数が行われる。したがって、計数出力端子ＱAだ
けが１計数されたわけであり、この状態では計数出力端
子ＱAに区間ｂにおけるシリアルデータの値（高電位）
が現れた状態となる。
区間ｂの状態におけるシリアルデータは高電位であっ
て、この高電位によって同期式プリセット４ビットカウ
ンタ１２がイネーブルにコントロールされて、同期式プ
リセット４ビットカウンタ１２が先のプリセット値に＋
１の計数が行われる。したがって、計数出力端子ＱAだ
けが１計数されたわけであり、この状態では計数出力端
子ＱAに区間ｂにおけるシリアルデータの値（高電位）
が現れた状態となる。
【００２２】次の区間ｄにおいては、区間ｂの状態と同
じく２分周ビットレートクロックによるロードコントロ
ールとビットレートクロックの立上りによってロードが
行われ、プリセット入力端子Ａには常に低電位が印加さ
れており、プリセット入力端子Ｂには前の状態のデータ
である高電位が、プリセット入力端子Ｃには計数出力端
子ＱAのデータである高電位が、プリセット入力端子Ｄ
には計数出力端子ＱBのデータである低電位がそれぞれ
プリセットされる。
じく２分周ビットレートクロックによるロードコントロ
ールとビットレートクロックの立上りによってロードが
行われ、プリセット入力端子Ａには常に低電位が印加さ
れており、プリセット入力端子Ｂには前の状態のデータ
である高電位が、プリセット入力端子Ｃには計数出力端
子ＱAのデータである高電位が、プリセット入力端子Ｄ
には計数出力端子ＱBのデータである低電位がそれぞれ
プリセットされる。
【００２３】この状態においては係数出力端子ＱCの出
力は区間ｂにおけるシリアルデータ（高電位）を出力し
ており、係数出力端子ＱDの出力は区間ａにおけるシリ
アルデータ（低電位）を出力している。
力は区間ｂにおけるシリアルデータ（高電位）を出力し
ており、係数出力端子ＱDの出力は区間ａにおけるシリ
アルデータ（低電位）を出力している。
【００２４】次いで区間ｅでは、次のビットレートクロ
ックによるプリセット動作は無く、しかも区間ｄのシリ
アルデータが低電位であるためイネーブルコントロール
が働かず、同期式プリセット４ビットカウンタ１２は計
数を行わない。したがって区間ｅにおける計数出力端子
ＱAは低電位であり、これは区間ｄにおけるシリアルデ
ータが計数出力端子ＱAに現れていることになる。
ックによるプリセット動作は無く、しかも区間ｄのシリ
アルデータが低電位であるためイネーブルコントロール
が働かず、同期式プリセット４ビットカウンタ１２は計
数を行わない。したがって区間ｅにおける計数出力端子
ＱAは低電位であり、これは区間ｄにおけるシリアルデ
ータが計数出力端子ＱAに現れていることになる。
【００２５】区間ｅでは、同期式プリセット４ビットカ
ウンタ１２はロードも計数を行わないため、係数出力端
子ＱCおよびＱDの出力に変化はなく、前の状態を保持し
ている。すなわち係数出力端子ＱCの出力は区間ｂにお
けるシリアルデータ（高電位）の出力を継続しており、
係数出力端子ＱDの出力は区間ａにおけるシリアルデー
タ（低電位）の出力を継続している。
ウンタ１２はロードも計数を行わないため、係数出力端
子ＱCおよびＱDの出力に変化はなく、前の状態を保持し
ている。すなわち係数出力端子ＱCの出力は区間ｂにお
けるシリアルデータ（高電位）の出力を継続しており、
係数出力端子ＱDの出力は区間ａにおけるシリアルデー
タ（低電位）の出力を継続している。
【００２６】このように例えば連続する区間ｄおよびｅ
の状態を見てみると、計数出力端子ＱC、ＱDの出力は連
続して同じである。しかも計数出力端子ＱC、ＱDの出力
はシリアルデータ系列でのそれぞれ連続したデータであ
る。したがって、このことは計数出力端子ＱC、ＱDの出
力がシリアルデータを２系統に分離伸長した出力になっ
ていることになる。すなわち、ビット・ダイビット変換
がなされたことになる。
の状態を見てみると、計数出力端子ＱC、ＱDの出力は連
続して同じである。しかも計数出力端子ＱC、ＱDの出力
はシリアルデータ系列でのそれぞれ連続したデータであ
る。したがって、このことは計数出力端子ＱC、ＱDの出
力がシリアルデータを２系統に分離伸長した出力になっ
ていることになる。すなわち、ビット・ダイビット変換
がなされたことになる。
【００２７】区間ｆ、ｇ、ｈおよびｉについても、同様
に動作して、シリアルデータがダイビット変換される
に動作して、シリアルデータがダイビット変換される
【００２８】この場合において、ダイビット変換が基本
的にビットレートクロックの立上り時にのみ動作するた
め、図３において示した拡大図に示したようにシリアル
データの立ち下がり時（立上り時）から次の立上り（立
ち下がり時）迄の期間中におけるビットレートの立上り
までの期間が動作マージンであって、この動作マージン
はビットレートクロックの１周期の期間にきわめて近
く、同期式プリセット４ビットカウンタが動作する限界
の周波数までの高速なビットレートのシリアルデータを
ダイビットに変換することができることになる。
的にビットレートクロックの立上り時にのみ動作するた
め、図３において示した拡大図に示したようにシリアル
データの立ち下がり時（立上り時）から次の立上り（立
ち下がり時）迄の期間中におけるビットレートの立上り
までの期間が動作マージンであって、この動作マージン
はビットレートクロックの１周期の期間にきわめて近
く、同期式プリセット４ビットカウンタが動作する限界
の周波数までの高速なビットレートのシリアルデータを
ダイビットに変換することができることになる。
【００２９】
【発明の効果】以上説明した如く本発明のビット・ダイ
ビット変換回路によれば、２分周器と同期式プリセット
４ビットカウンタとによってダイビット変換することが
できて、構成は簡単であり、さらに基本的にビットレー
トクロックの立上りにのみ動作することによって高速動
作における場合の動作マージンがビットレートクロック
の周期にほぼ等しく、同期式プリセット４ビットカウン
タが動作するほぼ限界の周波数までの高速なビットレー
トのシリアルデータをダイビットに安定して変換するこ
とができる効果がある。
ビット変換回路によれば、２分周器と同期式プリセット
４ビットカウンタとによってダイビット変換することが
できて、構成は簡単であり、さらに基本的にビットレー
トクロックの立上りにのみ動作することによって高速動
作における場合の動作マージンがビットレートクロック
の周期にほぼ等しく、同期式プリセット４ビットカウン
タが動作するほぼ限界の周波数までの高速なビットレー
トのシリアルデータをダイビットに安定して変換するこ
とができる効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の一実施例における同期式プリセット４
ビットカウンタの真理値表を示す図である。
ビットカウンタの真理値表を示す図である。
【図３】本発明の一実施例の作用の説明に供するタイミ
ング図である。
ング図である。
【図４】従来例の構成を示すブロック図である。
【図５】従来例の作用の説明に供するタイミング図であ
る。
る。
【図６】従来例の作用の説明に供するタイミング図であ
る。
る。
１１ Ｔフリップフロップ １２ 同期式プリセット４ビットカウンタ
Claims (1)
- 【請求項１】 ビットレートクロックを２分周する２分
周器と、 被変換シリアルデータがカウントイネーブル信号として
印加され、ビットレートクロックがクロックとして印加
され、順次ＬＳＢ側から低電位、被変換シリアルデー
タ、カウント出力ＱA、カウント出力ＱBがプリセットデ
ータとして印加され、２分周器からの出力がロード信号
として印加されてビットレートクロックの立上りでプリ
セットデータがロードされ、かつカウント出力ＱCおよ
びカウント出力ＱDをダイビット出力とする同期式プリ
セット４ビットカウンタとからなることを特徴とするビ
ット・ダイビット変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4040599A JP2763709B2 (ja) | 1992-01-31 | 1992-01-31 | ビット・ダイビット変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4040599A JP2763709B2 (ja) | 1992-01-31 | 1992-01-31 | ビット・ダイビット変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05218823A JPH05218823A (ja) | 1993-08-27 |
| JP2763709B2 true JP2763709B2 (ja) | 1998-06-11 |
Family
ID=12584979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4040599A Expired - Lifetime JP2763709B2 (ja) | 1992-01-31 | 1992-01-31 | ビット・ダイビット変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2763709B2 (ja) |
-
1992
- 1992-01-31 JP JP4040599A patent/JP2763709B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05218823A (ja) | 1993-08-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050920 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060131 |