JPH05259895A - 奇数分周器 - Google Patents
奇数分周器Info
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- JPH05259895A JPH05259895A JP8633392A JP8633392A JPH05259895A JP H05259895 A JPH05259895 A JP H05259895A JP 8633392 A JP8633392 A JP 8633392A JP 8633392 A JP8633392 A JP 8633392A JP H05259895 A JPH05259895 A JP H05259895A
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- flop
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Abstract
(57)【要約】
【目的】 奇数分周器において、入力されたデューティ
ファクタが５０％のクロックを奇数分周し、デューティ
ファクタが５０％のクロックを生成することにある。 【構成】 外部からの信号線１０５上への入力信号をＪ
Ｋフリップフロップ１０１，１０２で３分周する。さら
に、ＪＫフリップフロップ１０１の正論理出力端子１０
６をＤフリップフロップ１０３で遅延し、ＪＫフリップ
フロップ１０２の正論理出力端子１０８とＤフリップフ
ロップ１０３の正論理出力端子との論理和を論理和素子
１０４によって取る。これによって、デューティファク
タが５０％の出力信号を信号線１１０上に出力する。
ファクタが５０％のクロックを奇数分周し、デューティ
ファクタが５０％のクロックを生成することにある。 【構成】 外部からの信号線１０５上への入力信号をＪ
Ｋフリップフロップ１０１，１０２で３分周する。さら
に、ＪＫフリップフロップ１０１の正論理出力端子１０
６をＤフリップフロップ１０３で遅延し、ＪＫフリップ
フロップ１０２の正論理出力端子１０８とＤフリップフ
ロップ１０３の正論理出力端子との論理和を論理和素子
１０４によって取る。これによって、デューティファク
タが５０％の出力信号を信号線１１０上に出力する。
Description
【０００１】
【産業上の利用分野】本発明は分周器に関し、特に入力
された信号を奇数分周するための奇数分周器に関する。
された信号を奇数分周するための奇数分周器に関する。
【０００２】
【従来の技術】従来の技術による奇数分周器の回路構成
例を図５に示す。図５は、ＪＫフリップフロップによる
同期式の３分周器を示している。図６に、図５の３分周
器の動作タイミングチャートを示す。奇数分周器の回路
動作を説明する前に、使用されているＪＫフリップフロ
ップの動作を説明する。図７にＪＫフリップフロップの
回路図を示し、〔発明の詳細な説明〕の末尾に記載の表
１にＪＫフリップフロップの真理値表を示す。ＪＫフリ
ップフロップは、Ｊ端子７０１およびＫ端子７０３の状
態により、ＣＫ端子７０２への入力信号の立ち下がりエ
ッジで、以下に示す通りに正論理出力端子Ｑ（７０
４），および負論理出力端子《Ｑ》（７０５）に出力さ
れる論理値が定まる。なお、《》の記号は《》で囲まれ
た符号の負論理を示す。
例を図５に示す。図５は、ＪＫフリップフロップによる
同期式の３分周器を示している。図６に、図５の３分周
器の動作タイミングチャートを示す。奇数分周器の回路
動作を説明する前に、使用されているＪＫフリップフロ
ップの動作を説明する。図７にＪＫフリップフロップの
回路図を示し、〔発明の詳細な説明〕の末尾に記載の表
１にＪＫフリップフロップの真理値表を示す。ＪＫフリ
ップフロップは、Ｊ端子７０１およびＫ端子７０３の状
態により、ＣＫ端子７０２への入力信号の立ち下がりエ
ッジで、以下に示す通りに正論理出力端子Ｑ（７０
４），および負論理出力端子《Ｑ》（７０５）に出力さ
れる論理値が定まる。なお、《》の記号は《》で囲まれ
た符号の負論理を示す。
【０００３】第１に、Ｊ端子７０１が“１”，Ｋ端子７
０３が“０”である場合、ＣＫ端子７０２に信号が入力
されても正論理出力端子７０４，および負論理出力端子
７０５の状態は変化せず、ＣＫ端子７０２に信号が入力
される前の状態を保っている。第２に、Ｊ端子７０１が
“０”，Ｋ端子７０３が“１”である場合、ＣＫ端子７
０２に信号が入力されると、以前の状態に関わらず、正
論理出力端子７０４が“０”になり、負論理出力端子７
０５が“１”になる。
０３が“０”である場合、ＣＫ端子７０２に信号が入力
されても正論理出力端子７０４，および負論理出力端子
７０５の状態は変化せず、ＣＫ端子７０２に信号が入力
される前の状態を保っている。第２に、Ｊ端子７０１が
“０”，Ｋ端子７０３が“１”である場合、ＣＫ端子７
０２に信号が入力されると、以前の状態に関わらず、正
論理出力端子７０４が“０”になり、負論理出力端子７
０５が“１”になる。
【０００４】第３に、Ｊ端子７０１が“１”，Ｋ端子７
０３が“０”である場合、ＣＫ端子７０２に信号が入力
されると、以前の状態に関わらず、正論理出力端子７０
４が“１”になり、負論理出力端子７０５が“０”にな
る。第４に、Ｊ端子７０１が“１”，Ｋ端子７０３が
“１”である場合、ＣＫ端子７０２に信号が入力される
と、正論理出力端子７０４，および負論理出力端子７０
５は共に反転された値となる。
０３が“０”である場合、ＣＫ端子７０２に信号が入力
されると、以前の状態に関わらず、正論理出力端子７０
４が“１”になり、負論理出力端子７０５が“０”にな
る。第４に、Ｊ端子７０１が“１”，Ｋ端子７０３が
“１”である場合、ＣＫ端子７０２に信号が入力される
と、正論理出力端子７０４，および負論理出力端子７０
５は共に反転された値となる。
【０００５】次に、上述したＪＫフリップフロップの動
作を前提として、奇数分周回路の動作を説明する。初期
状態は、図６のタイミング６０１において、ＪＫフリッ
プフロップ５０１の正論理出力端子５０４，およびＪＫ
フリップフロップ５０２の正論理出力端子５０６が
“０”であり、かつ、ＪＫフリップフロップ５０２の負
論理出力端子５０５が“１”であるとする。また、ＪＫ
フリップフロップ５０１およびＪＫフリップフロップ５
０２の結線されていない端子，すなわちＫ端子５０７と
Ｋ端子５０８は“１”であるとする。
作を前提として、奇数分周回路の動作を説明する。初期
状態は、図６のタイミング６０１において、ＪＫフリッ
プフロップ５０１の正論理出力端子５０４，およびＪＫ
フリップフロップ５０２の正論理出力端子５０６が
“０”であり、かつ、ＪＫフリップフロップ５０２の負
論理出力端子５０５が“１”であるとする。また、ＪＫ
フリップフロップ５０１およびＪＫフリップフロップ５
０２の結線されていない端子，すなわちＫ端子５０７と
Ｋ端子５０８は“１”であるとする。
【０００６】まず、この状態で入力信号線５０３に信号
が入ると、その最初の立ち下がりであるタイミング６０
２で、ＪＫフリップフロップ５０１のＪ端子とＫ端子と
は共に論理値が“１”である。このため、正論理出力端
子５０４の論理値が反転して“１”になる。次に、タイ
ミング６０３では、タイミング６０２のときと同様に、
ＪＫフリップフロップ５０１の正論理出力端子５０４の
論理値が反転し、“０”になり、ＪＫフリップフロップ
５０２の負論理出力端子５０５の論理値も反転し、
“０”になる。また、ＪＫフリップフロップ５０２の正
論理出力端子５０６の論理値も反転し、“１”になる。
が入ると、その最初の立ち下がりであるタイミング６０
２で、ＪＫフリップフロップ５０１のＪ端子とＫ端子と
は共に論理値が“１”である。このため、正論理出力端
子５０４の論理値が反転して“１”になる。次に、タイ
ミング６０３では、タイミング６０２のときと同様に、
ＪＫフリップフロップ５０１の正論理出力端子５０４の
論理値が反転し、“０”になり、ＪＫフリップフロップ
５０２の負論理出力端子５０５の論理値も反転し、
“０”になる。また、ＪＫフリップフロップ５０２の正
論理出力端子５０６の論理値も反転し、“１”になる。
【０００７】続いて、タイミング６０４では、ＪＫフリ
ップフロップ５０１のＪ端子の論理値が“０”、Ｋ端子
の論理値が“１”である。したがって、正論理出力端子
５０４がリセットされて“０”となり、ＪＫフリップフ
ロップ５０２は、Ｊ端子の論理値が“１”、Ｋの端子の
論理値が“１”である。よって、出力は反転し、ＪＫフ
リップフロップ５０２の正論理出力端子５０６の論理値
が“０”になり、負論理出力端子５０５の論理値が“１
になる。これで、タイミング６０２の初期状態に戻り、
以後、同じ動作が繰り返される。分周器の出力として
は、ＪＫフリップフロップ５０１の正論理出力端子５０
４，もしくはＪＫフリップフロップ５０２の正論理出力
端子５０６を用い、そのデューティファクタは約３３．
３％となる。
ップフロップ５０１のＪ端子の論理値が“０”、Ｋ端子
の論理値が“１”である。したがって、正論理出力端子
５０４がリセットされて“０”となり、ＪＫフリップフ
ロップ５０２は、Ｊ端子の論理値が“１”、Ｋの端子の
論理値が“１”である。よって、出力は反転し、ＪＫフ
リップフロップ５０２の正論理出力端子５０６の論理値
が“０”になり、負論理出力端子５０５の論理値が“１
になる。これで、タイミング６０２の初期状態に戻り、
以後、同じ動作が繰り返される。分周器の出力として
は、ＪＫフリップフロップ５０１の正論理出力端子５０
４，もしくはＪＫフリップフロップ５０２の正論理出力
端子５０６を用い、そのデューティファクタは約３３．
３％となる。
【０００８】
【発明が解決しようとする課題】解決しようとする点
は、入力信号を分周した後の出力信号のデューティファ
クタが５０％にはならないので、内部でクロック入力信
号を反転し、そのエッジ等で動作のタイミングを取るた
め、デューティファクタが５０％の入力信号を要求する
際には、マイクロプロセサなどのクロック入力信号とし
ては、直接、使用できない点である。
は、入力信号を分周した後の出力信号のデューティファ
クタが５０％にはならないので、内部でクロック入力信
号を反転し、そのエッジ等で動作のタイミングを取るた
め、デューティファクタが５０％の入力信号を要求する
際には、マイクロプロセサなどのクロック入力信号とし
ては、直接、使用できない点である。
【０００９】
【課題を解決するための手段】本発明の奇数分周器は、
入力信号の立ち下がり、もしくは立ち上がりのエッジで
動作し、入力信号を奇数分周する奇数分周回路を供え、
さらに外部から入力されたデューティファクタ５０％の
信号の、上記エッジとは逆のエッジで奇数分周回路の出
力信号をラッチし、奇数分周回路の出力と合成してデュ
ーティファクタ５０％の信号を作成する波形成形回路を
付加したことを特徴とする。
入力信号の立ち下がり、もしくは立ち上がりのエッジで
動作し、入力信号を奇数分周する奇数分周回路を供え、
さらに外部から入力されたデューティファクタ５０％の
信号の、上記エッジとは逆のエッジで奇数分周回路の出
力信号をラッチし、奇数分周回路の出力と合成してデュ
ーティファクタ５０％の信号を作成する波形成形回路を
付加したことを特徴とする。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。図１は、本発明による奇数分周器の第１の実施例を
示すブロック図である。図１において、１０１，１０２
はそれぞれＪＫフリップフロップ、１０３はＤフリップ
フロップ、１０４は論理和素子である。図１は本発明に
もとづき、３分周回路の一例を示した回路図である。Ｊ
Ｋフリップフロップ１０１，およびＪＫフリップフロッ
プ１０２で３分周回路を構成しており、またＤフリップ
フロップ１０３，および論理和素子１０４で波形成形回
路を構成している。
る。図１は、本発明による奇数分周器の第１の実施例を
示すブロック図である。図１において、１０１，１０２
はそれぞれＪＫフリップフロップ、１０３はＤフリップ
フロップ、１０４は論理和素子である。図１は本発明に
もとづき、３分周回路の一例を示した回路図である。Ｊ
Ｋフリップフロップ１０１，およびＪＫフリップフロッ
プ１０２で３分周回路を構成しており、またＤフリップ
フロップ１０３，および論理和素子１０４で波形成形回
路を構成している。
【００１１】図２は、図１に示す３分周回路の動作を示
すタイミングチャートである。以下に、第１の実施例の
動作を説明する。タイミング３０１での初期値は、ＪＫ
フリップフロップ１０１の正論理出力端子１０６，ＪＫ
フリップフロップ１０２の正論理出力端子１０８，およ
びＤフリップフロップ１０３の正論理出力端子１０９の
論理値が“０”であり、ＪＫフリップフロップ１０２の
負論理出力端子１０７の論理値が“１”であるとする。
ここで、入力信号が信号線１０５上に入力されると、タ
イミング３０２でＪＫフリップフロップ１０１の正論理
出力端子１０６の論理値が“１”になる。
すタイミングチャートである。以下に、第１の実施例の
動作を説明する。タイミング３０１での初期値は、ＪＫ
フリップフロップ１０１の正論理出力端子１０６，ＪＫ
フリップフロップ１０２の正論理出力端子１０８，およ
びＤフリップフロップ１０３の正論理出力端子１０９の
論理値が“０”であり、ＪＫフリップフロップ１０２の
負論理出力端子１０７の論理値が“１”であるとする。
ここで、入力信号が信号線１０５上に入力されると、タ
イミング３０２でＪＫフリップフロップ１０１の正論理
出力端子１０６の論理値が“１”になる。
【００１２】タイミング３０３は信号線１０５上の入力
信号の立ち上がりであるが、このタイミングでフリップ
フロップ１０３はＪＫフリップフロップの正論理出力端
子１０６の論理状態，すなわち“１”をラッチするの
で、Ｄフリップフロップ１０３の正論理出力端子１０９
の論理値が“１”になる。ここで、信号線１１０上の分
周器出力の論理値は“１”になる。タイミング３０４で
は、ＪＫフリップフロップ１０１の正論理出力端子１０
６の論理値が“０”になり、ＪＫフリップフロップ１０
２の正論理出力端子１０８の論理値が“１”になる。Ｊ
Ｋフリップフロップ１０１の正論理出力端子１０６の論
理値が“０”になったため、タイミング３０５でＤフリ
ップフロップ１０３がラッチされて、Ｄフリップフロッ
プ１０３の正論理出力端子１０９の論理値が“０”にな
る。
信号の立ち上がりであるが、このタイミングでフリップ
フロップ１０３はＪＫフリップフロップの正論理出力端
子１０６の論理状態，すなわち“１”をラッチするの
で、Ｄフリップフロップ１０３の正論理出力端子１０９
の論理値が“１”になる。ここで、信号線１１０上の分
周器出力の論理値は“１”になる。タイミング３０４で
は、ＪＫフリップフロップ１０１の正論理出力端子１０
６の論理値が“０”になり、ＪＫフリップフロップ１０
２の正論理出力端子１０８の論理値が“１”になる。Ｊ
Ｋフリップフロップ１０１の正論理出力端子１０６の論
理値が“０”になったため、タイミング３０５でＤフリ
ップフロップ１０３がラッチされて、Ｄフリップフロッ
プ１０３の正論理出力端子１０９の論理値が“０”にな
る。
【００１３】ここでは、ＪＫフリップフロップ１０２の
正論理出力端子１０８の論理値が未だ“１”であるた
め、信号線１１０上の分周器出力の論理値は“１”を保
持している。次に、タイミング３０６で、ＪＫフリップ
フロップ１０１の正論理出力端子１０６の論理値が
“０”を保持し、ＪＫフリップフロップ１０２の正論理
出力端子１０８の論理値が反転して“０”となる。この
ため、ＪＫフリップフロップ１０２の正論理出力端子１
０８の信号と、Ｄフリップフロップ１０３の正論理出力
端子１０９の信号との論理和で成る分周器出力は信号線
１１０で“０”となり、初期の状態に戻る。
正論理出力端子１０８の論理値が未だ“１”であるた
め、信号線１１０上の分周器出力の論理値は“１”を保
持している。次に、タイミング３０６で、ＪＫフリップ
フロップ１０１の正論理出力端子１０６の論理値が
“０”を保持し、ＪＫフリップフロップ１０２の正論理
出力端子１０８の論理値が反転して“０”となる。この
ため、ＪＫフリップフロップ１０２の正論理出力端子１
０８の信号と、Ｄフリップフロップ１０３の正論理出力
端子１０９の信号との論理和で成る分周器出力は信号線
１１０で“０”となり、初期の状態に戻る。
【００１４】以上の動作を繰り返すことにより、分周器
出力信号線１１０上には、信号線１０５上の入力信号を
３分周した、デューティファクタが５０％の信号が出力
される。ＪＫフリップフロップ１０２の正論理出力端子
１０８の信号とＤフリップフロップ１０３の正論理出力
端子１０９の信号とは、それぞれ信号線１０５上の入力
信号の立ち下がりと、立ち上がりとで変化するため、変
化点が重ならず、ひげ状パルスが発生しない。
出力信号線１１０上には、信号線１０５上の入力信号を
３分周した、デューティファクタが５０％の信号が出力
される。ＪＫフリップフロップ１０２の正論理出力端子
１０８の信号とＤフリップフロップ１０３の正論理出力
端子１０９の信号とは、それぞれ信号線１０５上の入力
信号の立ち下がりと、立ち上がりとで変化するため、変
化点が重ならず、ひげ状パルスが発生しない。
【００１５】図３は、本発明による奇数分周器の第２の
実施例を示すブロック図である。図３において、２０１
〜２０３はそれぞれＪＫフリップフロップ，２０４はＤ
フリップフロップ，２０５は論理積素子，２０６は論理
和素子である。図３は本発明にもとづき、５分周回路の
一例を示した回路図である。ＪＫフリップフロップ２０
１，ＪＫフリップフロップ２０２，ＪＫフリップフロッ
プ２０３，および論理積素子２０５で５分周回路を構成
しており、また、Ｄフリップフロップ２０４，および論
理和素子２０６で波形成形回路を構成している。
実施例を示すブロック図である。図３において、２０１
〜２０３はそれぞれＪＫフリップフロップ，２０４はＤ
フリップフロップ，２０５は論理積素子，２０６は論理
和素子である。図３は本発明にもとづき、５分周回路の
一例を示した回路図である。ＪＫフリップフロップ２０
１，ＪＫフリップフロップ２０２，ＪＫフリップフロッ
プ２０３，および論理積素子２０５で５分周回路を構成
しており、また、Ｄフリップフロップ２０４，および論
理和素子２０６で波形成形回路を構成している。
【００１６】図３に示す５分周回路のタイミングチャー
トを図４に示す。以下に、５分周回路の動作を説明す
る。タイミング４０１での初期値を、ＪＫフリップフロ
ップ２０１の正論理出力端子２０８，ＪＫフリップフロ
ップ２０２の正論理出力端子２０９，ＪＫフリップフロ
ップ２０３の正論理出力端子２１２およびＤフリップフ
ロップ２０４の正論理出力端子２１３では論理値が
“０”であるとする。ここで、信号線２０７上に入力信
号が加えられると、タイミング４０２でＪＫフリップフ
ロップ２０１の正論理出力端子２０８が反転して“１”
になる。タイミング４０３ではＪＫフリップフロップ２
０１の正論理出力端子２０８の論理値が反転して“０”
になり、ＪＫフリップフロップ２０２の正論理出力端子
２０９の論理値が反転して“１”になる。
トを図４に示す。以下に、５分周回路の動作を説明す
る。タイミング４０１での初期値を、ＪＫフリップフロ
ップ２０１の正論理出力端子２０８，ＪＫフリップフロ
ップ２０２の正論理出力端子２０９，ＪＫフリップフロ
ップ２０３の正論理出力端子２１２およびＤフリップフ
ロップ２０４の正論理出力端子２１３では論理値が
“０”であるとする。ここで、信号線２０７上に入力信
号が加えられると、タイミング４０２でＪＫフリップフ
ロップ２０１の正論理出力端子２０８が反転して“１”
になる。タイミング４０３ではＪＫフリップフロップ２
０１の正論理出力端子２０８の論理値が反転して“０”
になり、ＪＫフリップフロップ２０２の正論理出力端子
２０９の論理値が反転して“１”になる。
【００１７】直後に、信号線２０７上の入力信号２０７
の立ち上がりのタイミング４０５で、Ｄフリップフロッ
プ２０４はＪＫフリップフロップの正論理出力端子２０
９をラッチし、Ｄフリップフロップの正論理出力端子２
１３の論理値が“１”になる。さらに、信号線２１４上
の分周器出力が“１”になる。タイミング４０５では、
ＪＫフリップフロップ２０１の正論理出力端子２０８の
論理値が反転して“１”になる。タイミング４０６で
は、ＪＫフリップフロップ２０１の正論理出力端子２０
８の論理値が反転して“０”になり、ＪＫフリップフロ
ップ２０２の正論理出力端子２０９の論理値も反転して
“０”になる。さらに、ＪＫフリップフロップ２０３の
正論理出力端子２１２の論理値が反転して“１”にな
る。
の立ち上がりのタイミング４０５で、Ｄフリップフロッ
プ２０４はＪＫフリップフロップの正論理出力端子２０
９をラッチし、Ｄフリップフロップの正論理出力端子２
１３の論理値が“１”になる。さらに、信号線２１４上
の分周器出力が“１”になる。タイミング４０５では、
ＪＫフリップフロップ２０１の正論理出力端子２０８の
論理値が反転して“１”になる。タイミング４０６で
は、ＪＫフリップフロップ２０１の正論理出力端子２０
８の論理値が反転して“０”になり、ＪＫフリップフロ
ップ２０２の正論理出力端子２０９の論理値も反転して
“０”になる。さらに、ＪＫフリップフロップ２０３の
正論理出力端子２１２の論理値が反転して“１”にな
る。
【００１８】タイミング４０７でＪＫフリップフロップ
２０２の正論理出力端子２０９の論理値が“０”になっ
たため、Ｄフリップフロップは“０”をラッチして正論
理出力端子２１３の論理値が“０”になる。この時点で
は、ＪＫフリップフロップ２０３の正論理出力端子２１
２の論理値が未だ“１”であるため、信号線２１４上の
分周器出力は“１”を保持している。タイミング４０８
では、ＪＫフリップフロップ２０３の正論理出力端子２
１２がリセットされ、それにともない信号線２１４上の
分周器出力が“０”になり、初期の状態に戻る。
２０２の正論理出力端子２０９の論理値が“０”になっ
たため、Ｄフリップフロップは“０”をラッチして正論
理出力端子２１３の論理値が“０”になる。この時点で
は、ＪＫフリップフロップ２０３の正論理出力端子２１
２の論理値が未だ“１”であるため、信号線２１４上の
分周器出力は“１”を保持している。タイミング４０８
では、ＪＫフリップフロップ２０３の正論理出力端子２
１２がリセットされ、それにともない信号線２１４上の
分周器出力が“０”になり、初期の状態に戻る。
【００１９】以上の動作を繰り返すことにより、分周器
出力信号線２１４には、信号線２０７上の入力信号を５
分周した、デューティファクタが５０％の信号が出力さ
れる。ＪＫフリップフロップ２０３の正論理出力端子２
１２の論理値とＤフリップフロップ２０４の正論理出力
端子２１３の論理値とは、それぞれ入力信号の立ち上が
りと、立ち下がりとで変化するため、変化点が重なら
ず、ひげ状パルスが発生しない。
出力信号線２１４には、信号線２０７上の入力信号を５
分周した、デューティファクタが５０％の信号が出力さ
れる。ＪＫフリップフロップ２０３の正論理出力端子２
１２の論理値とＤフリップフロップ２０４の正論理出力
端子２１３の論理値とは、それぞれ入力信号の立ち上が
りと、立ち下がりとで変化するため、変化点が重なら
ず、ひげ状パルスが発生しない。
【００２０】
【発明の効果】以上説明したように本発明によれば、信
号を奇数分周する分周回路において、容易にデューティ
ファクタが５０％の分周された信号を得ることかできる
利点がある。
号を奇数分周する分周回路において、容易にデューティ
ファクタが５０％の分周された信号を得ることかできる
利点がある。
【表１】 Ｑn-1 は現在の状態Ｑn からクロックに対して１回前の
状態を示す。
状態を示す。
【図１】本発明による奇数分周器の第１の実施例を示す
回路図である。
回路図である。
【図２】図１に示す奇数分周器の動作を示すタイミング
チャートである。
チャートである。
【図３】本発明による奇数分周器の第２の実施例を示す
回路図である。
回路図である。
【図４】図３に示す奇数分周器の動作を示すタイミング
チャートである。
チャートである。
【図５】従来技術による奇数分周器の実例を示す回路図
である。
である。
【図６】図５に示した奇数分周器の動作を示すタイミン
グチャートである。
グチャートである。
【図７】奇数分周器に使用されるＪＫフリップフロップ
の回路図である。
の回路図である。
１０１，１０２，２０１〜２０３，５０１，５０２ Ｊ
Ｋフリップフロップ １０３，２０４ Ｄフリップフロップ １０４，２０６ 論理和素子 ２０５ 論理積素子 １０５〜１１０，２０７〜２１４，５０３〜５０６ 信
号線 ３０１〜３０６，４０１〜４０８，６０１〜６０４ タ
イミング ７０１〜７０５ 端子
Ｋフリップフロップ １０３，２０４ Ｄフリップフロップ １０４，２０６ 論理和素子 ２０５ 論理積素子 １０５〜１１０，２０７〜２１４，５０３〜５０６ 信
号線 ３０１〜３０６，４０１〜４０８，６０１〜６０４ タ
イミング ７０１〜７０５ 端子
Claims (3)
- 【請求項１】 外部から入力されたデューティファクタ
が５０％の入力信号の立ち下がり、もしくは立ち上がり
のエッジで動作し前記入力信号を奇数分周するための奇
数分周回路と、 前記奇数分周回路の出力信号を前記外部から入力された
デューティファクタが５０％の信号の前記奇数分周回路
が動作するエッジとは逆の極性のエッジでラッチし、前
記奇数分周回路の出力と合成してデューティ５０％の信
号を作成するための波形成形回路とを備えて構成した奇
数分周器。 - 【請求項２】 前記奇数分周回路は帰還路により奇数分
周を行うことができる２個以上のＪＫフッリプフロップ
から成る請求項１記載の奇数分周器。 - 【請求項３】 前記波形成形回路は前記ＪＫフリップフ
ロップの動作するエッジとは逆の極性のエッジで動作す
るＤフリップフロップと、 前記奇数分周回路の出力と前記Ｄフリップフロップの出
力とを入力して論理和を求めるための論理和素子とから
成る請求項１記載の奇数分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8633392A JPH05259895A (ja) | 1992-03-10 | 1992-03-10 | 奇数分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8633392A JPH05259895A (ja) | 1992-03-10 | 1992-03-10 | 奇数分周器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05259895A true JPH05259895A (ja) | 1993-10-08 |
Family
ID=13883917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8633392A Pending JPH05259895A (ja) | 1992-03-10 | 1992-03-10 | 奇数分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05259895A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7187217B2 (en) | 2004-05-21 | 2007-03-06 | Fujitsu Limited | Clock frequency divider and trigger signal generation circuit for same |
| JP2011501547A (ja) * | 2007-10-16 | 2011-01-06 | オーストリアマイクロシステムス アーゲー | 分周器及び分周方法 |
| CN116566383A (zh) * | 2023-05-12 | 2023-08-08 | 上海奎芯集成电路设计有限公司 | 一种同步五分频电路和五分频信号生成方法 |
-
1992
- 1992-03-10 JP JP8633392A patent/JPH05259895A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7187217B2 (en) | 2004-05-21 | 2007-03-06 | Fujitsu Limited | Clock frequency divider and trigger signal generation circuit for same |
| JP2011501547A (ja) * | 2007-10-16 | 2011-01-06 | オーストリアマイクロシステムス アーゲー | 分周器及び分周方法 |
| CN116566383A (zh) * | 2023-05-12 | 2023-08-08 | 上海奎芯集成电路设计有限公司 | 一种同步五分频电路和五分频信号生成方法 |
| CN116566383B (zh) * | 2023-05-12 | 2024-01-23 | 上海奎芯集成电路设计有限公司 | 一种同步五分频电路和五分频信号生成方法 |
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