JPH0613892A - 分周回路 - Google Patents
分周回路Info
- Publication number
- JPH0613892A JPH0613892A JP16967992A JP16967992A JPH0613892A JP H0613892 A JPH0613892 A JP H0613892A JP 16967992 A JP16967992 A JP 16967992A JP 16967992 A JP16967992 A JP 16967992A JP H0613892 A JPH0613892 A JP H0613892A
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- JP
- Japan
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- flop
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- clock
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Abstract
(57)【要約】
【構成】 ＪＫ−ＦＦ１１、１２は、入力クロックを３
分周すると共に、ＪＫ−ＦＦ１１は、時刻ｔ1 において
ＪＫ−ＦＦ１３をセットし、ＪＫ−ＦＦ１２は、時刻ｔ
4 においてＪＫ−ＦＦ１３をクリアする。この結果、Ｊ
Ｋ−ＦＦ１３は、入力クロックを３分周したデューティ
が５０％の３分周信号を出力する。 【効果】 デューティ５０％の３分周信号を得ることが
できる。したがって、この３分周信号を通常のＩＣや他
の回路のクロックとして用いることができ、それらを高
い周波数まで安定して動作させることができる。
分周すると共に、ＪＫ−ＦＦ１１は、時刻ｔ1 において
ＪＫ−ＦＦ１３をセットし、ＪＫ−ＦＦ１２は、時刻ｔ
4 においてＪＫ−ＦＦ１３をクリアする。この結果、Ｊ
Ｋ−ＦＦ１３は、入力クロックを３分周したデューティ
が５０％の３分周信号を出力する。 【効果】 デューティ５０％の３分周信号を得ることが
できる。したがって、この３分周信号を通常のＩＣや他
の回路のクロックとして用いることができ、それらを高
い周波数まで安定して動作させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、分周回路に関し、特に
３分周回路に関する。
３分周回路に関する。
【０００２】
【従来の技術】従来の３分周回路は、図３に示すよう
に、２個のＪＫ−フリップフロップ（以下ＪＫ−ＦＦと
いう）２１、２２を従属接続すると共に、第２段目のＪ
Ｋ−ＦＦ２２の負論理出力ｑ（Ｑの負論理）を第１段目
のＪＫ−ＦＦ２１の入力Ｊとするような構成となってい
る。なお、入力がないＪＫ−ＦＦ２１、２２の各入力Ｋ
は、ハイレベル（以下１とする）となっている。
に、２個のＪＫ−フリップフロップ（以下ＪＫ−ＦＦと
いう）２１、２２を従属接続すると共に、第２段目のＪ
Ｋ−ＦＦ２２の負論理出力ｑ（Ｑの負論理）を第１段目
のＪＫ−ＦＦ２１の入力Ｊとするような構成となってい
る。なお、入力がないＪＫ−ＦＦ２１、２２の各入力Ｋ
は、ハイレベル（以下１とする）となっている。
【０００３】また、各ＪＫ−ＦＦ２１、２２は、クロッ
ク（ＣＫ）端子に入力されるクロックの立ち下がりエッ
ジに同期して動作し、入力（Ｊ，Ｋ）が（０，０）のと
き前の値を保持し、入力（Ｊ，Ｋ）が（０，１）のとき
リセットされ（Ｑ＝０，ｑ＝１）、入力（Ｊ，Ｋ）が
（１，０）のときセットされ（Ｑ＝１，ｑ＝０）、入力
（Ｊ，Ｋ）が（１，１）のとき前の値を反転するように
なっている。
ク（ＣＫ）端子に入力されるクロックの立ち下がりエッ
ジに同期して動作し、入力（Ｊ，Ｋ）が（０，０）のと
き前の値を保持し、入力（Ｊ，Ｋ）が（０，１）のとき
リセットされ（Ｑ＝０，ｑ＝１）、入力（Ｊ，Ｋ）が
（１，０）のときセットされ（Ｑ＝１，ｑ＝０）、入力
（Ｊ，Ｋ）が（１，１）のとき前の値を反転するように
なっている。
【０００４】したがって、上述のように構成される３分
周回路は、図４に示すように、時刻ｔ1 において、ＪＫ
−ＦＦ２１の入力（Ｊ，Ｋ）は（１，１）であり、ＪＫ
−ＦＦ２２の入力（Ｊ，Ｋ）は（０，１）であるので、
ＪＫ−ＦＦ２１は前の値（Ｑ＝０，ｑ＝１）を反転し
（Ｑ＝１，ｑ＝０）、ＪＫ−ＦＦ２２はリセットされる
（Ｑ＝０，ｑ＝１）。
周回路は、図４に示すように、時刻ｔ1 において、ＪＫ
−ＦＦ２１の入力（Ｊ，Ｋ）は（１，１）であり、ＪＫ
−ＦＦ２２の入力（Ｊ，Ｋ）は（０，１）であるので、
ＪＫ−ＦＦ２１は前の値（Ｑ＝０，ｑ＝１）を反転し
（Ｑ＝１，ｑ＝０）、ＪＫ−ＦＦ２２はリセットされる
（Ｑ＝０，ｑ＝１）。
【０００５】次に、時刻ｔ2 において、ＪＫ−ＦＦ２
１、２２の入力（Ｊ，Ｋ）は共に（１，１）であるの
で、ＪＫ−ＦＦ２１は前の値（Ｑ＝１，ｑ＝０）を反転
し（Ｑ＝０，ｑ＝１）、ＪＫ−ＦＦ２２は前の値（Ｑ＝
０，ｑ＝１）を反転する（Ｑ＝１，ｑ＝０）。
１、２２の入力（Ｊ，Ｋ）は共に（１，１）であるの
で、ＪＫ−ＦＦ２１は前の値（Ｑ＝１，ｑ＝０）を反転
し（Ｑ＝０，ｑ＝１）、ＪＫ−ＦＦ２２は前の値（Ｑ＝
０，ｑ＝１）を反転する（Ｑ＝１，ｑ＝０）。
【０００６】時刻ｔ3 において、ＪＫ−ＦＦ２１、２２
の入力（Ｊ，Ｋ）は共に（０，１）であるので、ＪＫ−
ＦＦ２１、２２は共にリセットされる（Ｑ＝０，ｑ＝
１）。
の入力（Ｊ，Ｋ）は共に（０，１）であるので、ＪＫ−
ＦＦ２１、２２は共にリセットされる（Ｑ＝０，ｑ＝
１）。
【０００７】以下、クロックの立ち下がりエッジに同期
して、上述の動作を繰り返す。この結果、この３分周回
路からは、所謂デューティが３３％であって、クロック
を３分周して得られる３分周信号が出力される。
して、上述の動作を繰り返す。この結果、この３分周回
路からは、所謂デューティが３３％であって、クロック
を３分周して得られる３分周信号が出力される。
【０００８】
【発明が解決しようとする課題】ところで、このように
して得られる３分周信号を、例えば他の回路のクロック
として使用する場合、周波数が高くなると、デューティ
５０％のクロックに比してパルス幅が狭くなり、誤動作
の原因となる。換言すると、通常ＩＣや他の回路では、
クロックのデューティは５０％と規定されているもの多
く、従来の３分周回路で得られる３分周信号はクロック
としは適していなかった。
して得られる３分周信号を、例えば他の回路のクロック
として使用する場合、周波数が高くなると、デューティ
５０％のクロックに比してパルス幅が狭くなり、誤動作
の原因となる。換言すると、通常ＩＣや他の回路では、
クロックのデューティは５０％と規定されているもの多
く、従来の３分周回路で得られる３分周信号はクロック
としは適していなかった。
【０００９】本発明は、このような実情に鑑みてなされ
たものであり、デューティが５０％の３分周信号を得る
ことができる分周回路の提供を目的とする。
たものであり、デューティが５０％の３分周信号を得る
ことができる分周回路の提供を目的とする。
【００１０】
【課題を解決するための手段】本発明は、上記課題を解
決するために、クロックの一方のエッジで動作する第１
のプリップフロップと、該第１のプリップフロップの出
力を入力とすると共に、出力を該第１のプリップフロッ
プの入力とし、該第１のプリップフロップと同一エッジ
で動作する第２のプリップフロップと、上記第１のプリ
ップフロップの出力を入力とすると共に、上記第２のプ
リップフロップの出力をクリア入力とし、上記クロック
の他方のエッジで動作する第３のプリップフロップとを
具備することを特徴とする。
決するために、クロックの一方のエッジで動作する第１
のプリップフロップと、該第１のプリップフロップの出
力を入力とすると共に、出力を該第１のプリップフロッ
プの入力とし、該第１のプリップフロップと同一エッジ
で動作する第２のプリップフロップと、上記第１のプリ
ップフロップの出力を入力とすると共に、上記第２のプ
リップフロップの出力をクリア入力とし、上記クロック
の他方のエッジで動作する第３のプリップフロップとを
具備することを特徴とする。
【００１１】
【作用】本発明を適用した分周回路では、第１のプリッ
プフロップの出力を第２のプリップフロップの入力と
し、第２のプリップフロップの出力を第１のプリップフ
ロップの入力とし、これらのプリップフロップはクロッ
クの一方のエッジで動作すると共に、第１のプリップフ
ロップの出力を第３のプリップフロップの入力とし、第
２のプリップフロップの出力を第３のプリップフロップ
のクリア入力とし、この第３のプリップフロップはクロ
ックの他方のエッジで動作する。
プフロップの出力を第２のプリップフロップの入力と
し、第２のプリップフロップの出力を第１のプリップフ
ロップの入力とし、これらのプリップフロップはクロッ
クの一方のエッジで動作すると共に、第１のプリップフ
ロップの出力を第３のプリップフロップの入力とし、第
２のプリップフロップの出力を第３のプリップフロップ
のクリア入力とし、この第３のプリップフロップはクロ
ックの他方のエッジで動作する。
【００１２】
【実施例】以下、本発明に係る分周回路の一実施例を図
面を参照しながら説明する。この実施例の３分周回路
は、例えば図１に示すように、入力クロックの例えば立
ち下がりエッジで動作する例えばＪＫ−プリップフロッ
プ（以下ＪＫ−ＦＦという）１１と、該ＪＫ−ＦＦ１１
の正論理出力Ｑを入力Ｊとすると共に、負論理出力ｑ
（Ｑの負論理）をＪＫ−ＦＦ１１の入力Ｊとし、このＪ
Ｋ−ＦＦ１１と同一エッジで動作するＪＫ−ＦＦ１２
と、上記ＪＫ−ＦＦ１１の負論理出力ｑを入力Ｊとする
と共に、上記ＪＫ−ＦＦ１２の負論理出力ｑをクリア入
力ＣＬＲとし、上記入力クロックの立ち上がりエッジで
動作するＪＫ−ＦＦ１３と、上記入力クロックを反転し
て上記ＪＫ−ＦＦ１３に供給するインバータ１４とを備
えている。なお、入力がないＪＫ−ＦＦ１１、１２の各
入力Ｋは、ハイレベル（以下１とする）であり、ＪＫ−
ＦＦ１３の入力Ｋはローレベル（以下０とする）となっ
ている。
面を参照しながら説明する。この実施例の３分周回路
は、例えば図１に示すように、入力クロックの例えば立
ち下がりエッジで動作する例えばＪＫ−プリップフロッ
プ（以下ＪＫ−ＦＦという）１１と、該ＪＫ−ＦＦ１１
の正論理出力Ｑを入力Ｊとすると共に、負論理出力ｑ
（Ｑの負論理）をＪＫ−ＦＦ１１の入力Ｊとし、このＪ
Ｋ−ＦＦ１１と同一エッジで動作するＪＫ−ＦＦ１２
と、上記ＪＫ−ＦＦ１１の負論理出力ｑを入力Ｊとする
と共に、上記ＪＫ−ＦＦ１２の負論理出力ｑをクリア入
力ＣＬＲとし、上記入力クロックの立ち上がりエッジで
動作するＪＫ−ＦＦ１３と、上記入力クロックを反転し
て上記ＪＫ−ＦＦ１３に供給するインバータ１４とを備
えている。なお、入力がないＪＫ−ＦＦ１１、１２の各
入力Ｋは、ハイレベル（以下１とする）であり、ＪＫ−
ＦＦ１３の入力Ｋはローレベル（以下０とする）となっ
ている。
【００１３】また、各ＪＫ−ＦＦ１１、１２、１３は、
クロック（ＣＫ）端子に入力されるクロックの立ち下が
りエッジに同期して動作し、入力（Ｊ，Ｋ）が（０，
０）のとき前の値を保持し、入力（Ｊ，Ｋ）が（０，
１）のときリセットされ（Ｑ＝０，ｑ＝１）、入力
（Ｊ，Ｋ）が（１，０）のときセットされ（Ｑ＝１，ｑ
＝０）、入力（Ｊ，Ｋ）が（１，１）のとき前の値を反
転し、また、クリア入力ＣＬＲが０のとき、クロックに
依存せずにクリア（Ｑ＝０，ｑ＝１）されるようになっ
ている。
クロック（ＣＫ）端子に入力されるクロックの立ち下が
りエッジに同期して動作し、入力（Ｊ，Ｋ）が（０，
０）のとき前の値を保持し、入力（Ｊ，Ｋ）が（０，
１）のときリセットされ（Ｑ＝０，ｑ＝１）、入力
（Ｊ，Ｋ）が（１，０）のときセットされ（Ｑ＝１，ｑ
＝０）、入力（Ｊ，Ｋ）が（１，１）のとき前の値を反
転し、また、クリア入力ＣＬＲが０のとき、クロックに
依存せずにクリア（Ｑ＝０，ｑ＝１）されるようになっ
ている。
【００１４】すなわち、上述のように構成される３分周
回路では、ＪＫ−ＦＦ１１の正論理出力ＱをＪＫ−ＦＦ
１２の入力Ｊとし、ＪＫ−ＦＦ１２の負論理出力ｑをＪ
Ｋ−ＦＦ１１の入力Ｊとし、これらのＪＫ−ＦＦ１１、
１２は入力クロックの立ち下がりエッジで動作すると共
に、ＪＫ−ＦＦ１１の負論理出力ｑ出力をＪＫ−ＦＦ１
３の入力Ｊとし、ＪＫ−ＦＦ１２の負論理出力ｑをＪＫ
−ＦＦ１３のクリア入力とし、このＪＫ−ＦＦ１３は入
力クロックの立ち上がりエッジで動作するようになって
いる。
回路では、ＪＫ−ＦＦ１１の正論理出力ＱをＪＫ−ＦＦ
１２の入力Ｊとし、ＪＫ−ＦＦ１２の負論理出力ｑをＪ
Ｋ−ＦＦ１１の入力Ｊとし、これらのＪＫ−ＦＦ１１、
１２は入力クロックの立ち下がりエッジで動作すると共
に、ＪＫ−ＦＦ１１の負論理出力ｑ出力をＪＫ−ＦＦ１
３の入力Ｊとし、ＪＫ−ＦＦ１２の負論理出力ｑをＪＫ
−ＦＦ１３のクリア入力とし、このＪＫ−ＦＦ１３は入
力クロックの立ち上がりエッジで動作するようになって
いる。
【００１５】具体的には、例えば図２に示すように、時
刻ｔ1 において、ＪＫ−ＦＦ１３の入力（Ｊ，Ｋ）は
（１，０）であり、クリア入力ＣＬＲは１であるので、
このＪＫ−ＦＦ１３はセットされる（Ｑ＝１，ｑ＝
０）。なお、ＪＫ−ＦＦ１１、１２は、入力クロックの
立ち下がりエッジで動作するので、この時刻ｔ1 では変
化しない。
刻ｔ1 において、ＪＫ−ＦＦ１３の入力（Ｊ，Ｋ）は
（１，０）であり、クリア入力ＣＬＲは１であるので、
このＪＫ−ＦＦ１３はセットされる（Ｑ＝１，ｑ＝
０）。なお、ＪＫ−ＦＦ１１、１２は、入力クロックの
立ち下がりエッジで動作するので、この時刻ｔ1 では変
化しない。
【００１６】次に、時刻ｔ2 において、ＪＫ−ＦＦ１１
の入力（Ｊ，Ｋ）は（１，１）であり、ＪＫ−ＦＦ１２
の入力（Ｊ，Ｋ）は（０，１）であるので、ＪＫ−ＦＦ
１１は前の値（Ｑ＝０，ｑ＝１）を反転し（Ｑ＝１，ｑ
＝０）、ＪＫ−ＦＦ１２はリセットされる（Ｑ＝０，ｑ
＝１）。なお、ＪＫ−ＦＦ１３は、入力クロックの立ち
上がりエッジで動作するので、この時刻ｔ2 では変化し
ない。
の入力（Ｊ，Ｋ）は（１，１）であり、ＪＫ−ＦＦ１２
の入力（Ｊ，Ｋ）は（０，１）であるので、ＪＫ−ＦＦ
１１は前の値（Ｑ＝０，ｑ＝１）を反転し（Ｑ＝１，ｑ
＝０）、ＪＫ−ＦＦ１２はリセットされる（Ｑ＝０，ｑ
＝１）。なお、ＪＫ−ＦＦ１３は、入力クロックの立ち
上がりエッジで動作するので、この時刻ｔ2 では変化し
ない。
【００１７】時刻ｔ3 において、ＪＫ−ＦＦ１３の入力
（Ｊ，Ｋ）は（０，０）であり、クリア入力ＣＬＲが１
であるので、前の値（Ｑ＝１，ｑ＝０）を保持する。
（Ｊ，Ｋ）は（０，０）であり、クリア入力ＣＬＲが１
であるので、前の値（Ｑ＝１，ｑ＝０）を保持する。
【００１８】時刻ｔ4 において、ＪＫ−ＦＦ１１、１２
の入力（Ｊ，Ｋ）は共に（１，１）であるので、ＪＫ−
ＦＦ１１、１２は前の値（Ｑ＝１，ｑ＝０）を反転し
（Ｑ＝０，ｑ＝１）、ＪＫ−ＦＦ１２は前の値（Ｑ＝
０，ｑ＝１）を反転する（Ｑ＝１，ｑ＝０）。この結
果、ＪＫ−ＦＦ１３には０であるクリア入力ＣＬＲが入
力され、クリア（Ｑ＝０，ｑ＝１）される。
の入力（Ｊ，Ｋ）は共に（１，１）であるので、ＪＫ−
ＦＦ１１、１２は前の値（Ｑ＝１，ｑ＝０）を反転し
（Ｑ＝０，ｑ＝１）、ＪＫ−ＦＦ１２は前の値（Ｑ＝
０，ｑ＝１）を反転する（Ｑ＝１，ｑ＝０）。この結
果、ＪＫ−ＦＦ１３には０であるクリア入力ＣＬＲが入
力され、クリア（Ｑ＝０，ｑ＝１）される。
【００１９】時刻ｔ5 において、ＪＫ−ＦＦ１３のクリ
ア入力ＣＬＲは０であるので、このＪＫ−ＦＦ１３は、
入力（Ｊ，Ｋ）の値（１，０）に関係なく、クリア（Ｑ
＝０，ｑ＝１）される。
ア入力ＣＬＲは０であるので、このＪＫ−ＦＦ１３は、
入力（Ｊ，Ｋ）の値（１，０）に関係なく、クリア（Ｑ
＝０，ｑ＝１）される。
【００２０】時刻ｔ6 において、ＪＫ−ＦＦ２１、２２
の入力（Ｊ，Ｋ）は共に（０，１）であるので、ＪＫ−
ＦＦ２１、２２はそれぞれリセットされる（Ｑ＝０，ｑ
＝１）。
の入力（Ｊ，Ｋ）は共に（０，１）であるので、ＪＫ−
ＦＦ２１、２２はそれぞれリセットされる（Ｑ＝０，ｑ
＝１）。
【００２１】以下、ＪＫ−ＦＦ１１、１２は入力クロッ
クの立ち下がりエッジに同期して、ＪＫ−ＦＦ１３は入
力クロックの立ち上がりエッジに同期して、上述の動作
を繰り返す。この結果、この３分周回路からは、所謂デ
ューティが５０％であって、入力クロックを３分周して
得られる３分周信号が出力される。
クの立ち下がりエッジに同期して、ＪＫ−ＦＦ１３は入
力クロックの立ち上がりエッジに同期して、上述の動作
を繰り返す。この結果、この３分周回路からは、所謂デ
ューティが５０％であって、入力クロックを３分周して
得られる３分周信号が出力される。
【００２２】かくして、この実施例の３分周回路は、従
来の３分周回路にＪＫ−ＦＦ１３を１個追加するだけ
で、すなわち回路規模をあまり増大させることなく、デ
ューティ５０％の３分周信号を得ることができる。した
がって、この３分周信号を通常のＩＣや他の回路のクロ
ックとして用いることができ、それらを高い周波数まで
安定して動作させることができる。また、正論理出力Ｑ
と負論理出力ｑを同時に出力することができ、利用性が
高い。
来の３分周回路にＪＫ−ＦＦ１３を１個追加するだけ
で、すなわち回路規模をあまり増大させることなく、デ
ューティ５０％の３分周信号を得ることができる。した
がって、この３分周信号を通常のＩＣや他の回路のクロ
ックとして用いることができ、それらを高い周波数まで
安定して動作させることができる。また、正論理出力Ｑ
と負論理出力ｑを同時に出力することができ、利用性が
高い。
【００２３】なお、本発明は、上述の実施例に限定され
るものではなく、例えば上述の実施例では入力Ｊを用い
ているが、入力Ｋを用いて３分周回路を構成してもよ
く、また、例えばＪＫ−ＦＦの代わりに、Ｄ−ＦＦを用
いるようにしてもよい。
るものではなく、例えば上述の実施例では入力Ｊを用い
ているが、入力Ｋを用いて３分周回路を構成してもよ
く、また、例えばＪＫ−ＦＦの代わりに、Ｄ−ＦＦを用
いるようにしてもよい。
【００２４】
【発明の効果】以上の説明でも明らかなように、本発明
を適用した分周回路では、第１のプリップフロップの出
力を第２のプリップフロップの入力とし、第２のプリッ
プフロップの出力を第１のプリップフロップの入力と
し、これらのプリップフロップはクロックの一方のエッ
ジで動作すると共に、第１のプリップフロップの出力を
第３のプリップフロップの入力とし、第２のプリップフ
ロップの出力を第３のプリップフロップのクリア入力と
し、この第３のプリップフロップはクロックの他方のエ
ッジで動作することにより、クロックを３分周したデュ
ーティ５０％の３分周信号を得ることができる。したが
って、この３分周信号を通常のＩＣや他の回路のクロッ
クとして用いることができ、それらを高い周波数まで安
定して動作させることができる。
を適用した分周回路では、第１のプリップフロップの出
力を第２のプリップフロップの入力とし、第２のプリッ
プフロップの出力を第１のプリップフロップの入力と
し、これらのプリップフロップはクロックの一方のエッ
ジで動作すると共に、第１のプリップフロップの出力を
第３のプリップフロップの入力とし、第２のプリップフ
ロップの出力を第３のプリップフロップのクリア入力と
し、この第３のプリップフロップはクロックの他方のエ
ッジで動作することにより、クロックを３分周したデュ
ーティ５０％の３分周信号を得ることができる。したが
って、この３分周信号を通常のＩＣや他の回路のクロッ
クとして用いることができ、それらを高い周波数まで安
定して動作させることができる。
【図１】本発明に係る分周回路の一実施例の回路構成を
示すブロック図である。
示すブロック図である。
【図２】上記分周回路の動作を説明するためのタイムチ
ャートである。
ャートである。
【図３】従来の３分周回路の回路構成を示すブロック図
である。
である。
【図４】上記従来の３分周回路の動作を説明するための
タイムチャートである。
タイムチャートである。
【符号の説明】 １１、１２、１３・・・ＪＫ−ＦＦ １４・・・インバータ
Claims (1)
- 【請求項１】 クロックの一方のエッジで動作する第１
のプリップフロップと、 該第１のプリップフロップの出力を入力とすると共に、
出力を該第１のプリップフロップの入力とし、該第１の
プリップフロップと同一エッジで動作する第２のプリッ
プフロップと、 上記第１のプリップフロップの出力を入力とすると共
に、上記第２のプリップフロップの出力をクリア入力と
し、上記クロックの他方のエッジで動作する第３のプリ
ップフロップとを具備することを特徴とする分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16967992A JPH0613892A (ja) | 1992-06-26 | 1992-06-26 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16967992A JPH0613892A (ja) | 1992-06-26 | 1992-06-26 | 分周回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0613892A true JPH0613892A (ja) | 1994-01-21 |
Family
ID=15890901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16967992A Pending JPH0613892A (ja) | 1992-06-26 | 1992-06-26 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0613892A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336756B1 (ko) * | 1999-09-08 | 2002-05-16 | 박종섭 | 클럭 분주 회로 |
-
1992
- 1992-06-26 JP JP16967992A patent/JPH0613892A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336756B1 (ko) * | 1999-09-08 | 2002-05-16 | 박종섭 | 클럭 분주 회로 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021217 |