JPS6019694B2 - 並列処理形信号変換回路 - Google Patents
並列処理形信号変換回路Info
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- JPS6019694B2 JPS6019694B2 JP51159235A JP15923576A JPS6019694B2 JP S6019694 B2 JPS6019694 B2 JP S6019694B2 JP 51159235 A JP51159235 A JP 51159235A JP 15923576 A JP15923576 A JP 15923576A JP S6019694 B2 JPS6019694 B2 JP S6019694B2
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- signal
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Description
【発明の詳細な説明】
本発明は、複数系列のデータ信号を複数レベルの信号に
変換する並列処理形信号変換回路に関するものである。
変換する並列処理形信号変換回路に関するものである。
周波数ｆＨＺの２系列のユニポーラＮＲＺ信号を、バイ
ポーラ則を満足させながら、バイポーラ信号に変換する
並列処理形信号変換回路としては、従来第１図のような
ものが知られている。第１図において、１と２はＡＮＤ
回路、３は遅延回路、４はＯＲ回路、５は逓倍回路、６
は整形回路、７は符号変換回路、８は／ゞィポーラ出力
部、９はュニポーラ・バィポーラ変換回路、１川ま並列
・直列変換回路である。第２図は符号変換回路７の動作
説明図、第３図は第１図の各部＠乃至■の波形を示すも
のである。データ１はＡＮＤ回路１でクロック■とＡＮ
Ｄが取られ、データ２はＡＮＤ回路２でクロック＠とＡ
ＮＤが取られる。ＡＮＤ回路２の出力■は、半ビットの
遅延回路３によって遅延される。ＡＮＤ回路１の出力■
と遅延回路３の出力■はＯＲ回路４に入力される。クロ
ツク◎は逓倍回路５によって２倍の繰返し周波数のクロ
ック■に逓倍される。ＯＲ回路４の出力＠は、整形回路
６に入力され、そしてクロック■によって謙取られる。
このようにして、並列・直列変換回路より出力されたデ
ータ■とクロック■は符号変換回路Ｔに入力される。符
号変換回路７は、入力のュニポーラ信号を、バイポーラ
別を満足するように、バィポーラ信号の正パルスになる
パルス（Ｂ＋）と負のパルスになるパルス（Ｂ‐）を生
成する回路である。符号変換回路７は内部にカゥンタ（
図示せず）を有しており、該カウンタは入力「１」のパ
ルスをカウントし、偶数のとき「０」を、奇数のとき「
１」を出力する。カウンタの状態、入力信号及び出力Ｂ
十），（Ｂ−）の関係は第２図に示される。第１図のよ
うな従来装置の欠点は、整形回路６及び符号変換回路７
が、クロックｃの２倍の周波数のクロック■で動作する
ことである。
ポーラ則を満足させながら、バイポーラ信号に変換する
並列処理形信号変換回路としては、従来第１図のような
ものが知られている。第１図において、１と２はＡＮＤ
回路、３は遅延回路、４はＯＲ回路、５は逓倍回路、６
は整形回路、７は符号変換回路、８は／ゞィポーラ出力
部、９はュニポーラ・バィポーラ変換回路、１川ま並列
・直列変換回路である。第２図は符号変換回路７の動作
説明図、第３図は第１図の各部＠乃至■の波形を示すも
のである。データ１はＡＮＤ回路１でクロック■とＡＮ
Ｄが取られ、データ２はＡＮＤ回路２でクロック＠とＡ
ＮＤが取られる。ＡＮＤ回路２の出力■は、半ビットの
遅延回路３によって遅延される。ＡＮＤ回路１の出力■
と遅延回路３の出力■はＯＲ回路４に入力される。クロ
ツク◎は逓倍回路５によって２倍の繰返し周波数のクロ
ック■に逓倍される。ＯＲ回路４の出力＠は、整形回路
６に入力され、そしてクロック■によって謙取られる。
このようにして、並列・直列変換回路より出力されたデ
ータ■とクロック■は符号変換回路Ｔに入力される。符
号変換回路７は、入力のュニポーラ信号を、バイポーラ
別を満足するように、バィポーラ信号の正パルスになる
パルス（Ｂ＋）と負のパルスになるパルス（Ｂ‐）を生
成する回路である。符号変換回路７は内部にカゥンタ（
図示せず）を有しており、該カウンタは入力「１」のパ
ルスをカウントし、偶数のとき「０」を、奇数のとき「
１」を出力する。カウンタの状態、入力信号及び出力Ｂ
十），（Ｂ−）の関係は第２図に示される。第１図のよ
うな従来装置の欠点は、整形回路６及び符号変換回路７
が、クロックｃの２倍の周波数のクロック■で動作する
ことである。
例えば１２００ＭＨＺのユニポーラ信号を処理するため
には、４０のＭＨＺの周波数で整形回路６及び符号変換
装置は動作しなければならない。このため、これらの装
置には高価な素子例えばハイブリッドＩＣを使用しなく
てはならない。本発明は上記の考察にもとづくものであ
って、従来装置に比し高周波用の高価な回路素子の数を
大幅に低減可能な新規な並列処理形信号変換回路を提供
することを目的としている。
には、４０のＭＨＺの周波数で整形回路６及び符号変換
装置は動作しなければならない。このため、これらの装
置には高価な素子例えばハイブリッドＩＣを使用しなく
てはならない。本発明は上記の考察にもとづくものであ
って、従来装置に比し高周波用の高価な回路素子の数を
大幅に低減可能な新規な並列処理形信号変換回路を提供
することを目的としている。
そしてそのため、本発明の並列処理形信号変換回路は、
クロツク源と、該クロック源からのクロック信号がクロ
ック端子に力されると共に第１のデータがデータ入力端
子に入力される第１のフリツプ・フロツブと、上記クロ
ツク源からのクロックがクロック端子に入力されると共
に第２のデータがデータ入力端子に入力される第２のフ
リップ・フロップと、上記第１のフリップ・フロップの
肯定側出力信号と上記第２のフリップ・フロップの肯定
側出力信号とが入力される排他的論理和回路と、該排他
的論理和回路の出力信号と上記クロツク信号を１／４ク
。ツク周期遅延させた遅延クロツク信号とが入力される
ＡＮＤ回路と、該ＡＮＤ回路の出力を遅延させる遅延回
路と、該遅延回路から出力されるパルス信号を計数し計
数値が“１”の場合には一方の出力信号をオンとし計数
値が“０’’の場合には他方の出力信号をオンとする１
／２分周器と、該１／２分周器の一方の出力信号と上記
第１のフリツプ・フロップの肯定側出力信号と上記遅延
クロック信号とが入力される第１のＡＮＤ回路と、上記
１／２分局器の一方の出力信号と上記第１のフリップ・
フロップの否定側出力信号と上記第２のフリツプ・フロ
ップの肯定側出力信号と上記遅延クロック信号とが入力
される第２のＡＮＤ回路と、上記１／２分周器の他方の
出力信号と上記第１フリップ・フロッブの肯定側出力信
号と上記第２のフリップ・フロップの肯定側出力信号と
上記遅延クロック信号とが入力される第３のＡＮＤ回路
と、上記１／２分周器の他方の出力信号と上記第１のフ
リップ・フロップの肯定出力信号と上記遅延クロック信
号とが入力される第４のＡＮＤ回路と、上記１／２分周
器の他方の出力信号と上誌第１のフリップ・フロップの
否定側出力信号と上記第２のフリップ・フロップの肯定
側出力信号と上記遅延クロツク信号とが入力される第５
のＡＮＤ回路と、上記１／２分周器の一方の出力信号と
上記第１のフリップ・フロップの肯定側出力信号と上記
第２のフリップ・フロップの肯定側出力信号と上記遅延
クロツク信号とが入力される第６のＡＮＤ回路と、上記
第１のＡＮＤ回路の出力信号と上記第２のＡＮＤ回路の
出力信号をデータの半ビット分遅延させた信号と上記第
３のＡＮＤ回路の出力信号をデータの半ビット分遅延さ
せた信号とが入力される第１のＯＲ回路と、上記第４の
ＡＮＤ回路の出力信号と上記第５のＡＮＤ回路の出力信
号をデータの半ビット分遅延させた信号と上記第６のＡ
ＮＤ回路の出力信号を半ビット遅延させた信号とが入力
される第２のＯＲ回路とを具備することを特徴とするも
のである。以下、本発明を図面を参照しつつ説明する。
第４図は、本発明の１実施例のブロック図、第５図はカ
ウンタ状態、入力信号及び出力信号の関係を説明する図
、第６図は第４図の回路の各部■乃至■の波形を示す図
である。第４図において、１１‘ま１２はフリツプ・フ
ロツプ、１３は排他的論理和回路、１４乃至２０‘まＡ
ＮＤ回路、２１乃至２７は遅延回路、２８，２９はＯＲ
回路、３０は１／２分周器である。遅延回路２１，２２
は１／４クロツク周期の遅延時間を有するものであり、
遅延回路２４乃至２７はデータ１、データ２の半ビット
分の遅延時間を有するものである。遅延回路２３は、後
述するように、１／２分周器２８の切換時点を排他的論
理和回路１３の出力の立上りから１ビットだけ遅らせる
ためのものである。第４図の回路は、第１図の並列・直
列変換回路１０及び符号変換回路７を細合せたものに相
当するものである。データ１とデータ２は、それぞれフ
リツプ・フロップ１１，１２で整形され、フＩＪップ・
フロツプの出力■及びフリツプ・フロツプ１２の出力■
は排他的論理和回路１３に入力される。
クロツク源と、該クロック源からのクロック信号がクロ
ック端子に力されると共に第１のデータがデータ入力端
子に入力される第１のフリツプ・フロツブと、上記クロ
ツク源からのクロックがクロック端子に入力されると共
に第２のデータがデータ入力端子に入力される第２のフ
リップ・フロップと、上記第１のフリップ・フロップの
肯定側出力信号と上記第２のフリップ・フロップの肯定
側出力信号とが入力される排他的論理和回路と、該排他
的論理和回路の出力信号と上記クロツク信号を１／４ク
。ツク周期遅延させた遅延クロツク信号とが入力される
ＡＮＤ回路と、該ＡＮＤ回路の出力を遅延させる遅延回
路と、該遅延回路から出力されるパルス信号を計数し計
数値が“１”の場合には一方の出力信号をオンとし計数
値が“０’’の場合には他方の出力信号をオンとする１
／２分周器と、該１／２分周器の一方の出力信号と上記
第１のフリツプ・フロップの肯定側出力信号と上記遅延
クロック信号とが入力される第１のＡＮＤ回路と、上記
１／２分局器の一方の出力信号と上記第１のフリップ・
フロップの否定側出力信号と上記第２のフリツプ・フロ
ップの肯定側出力信号と上記遅延クロック信号とが入力
される第２のＡＮＤ回路と、上記１／２分周器の他方の
出力信号と上記第１フリップ・フロッブの肯定側出力信
号と上記第２のフリップ・フロップの肯定側出力信号と
上記遅延クロック信号とが入力される第３のＡＮＤ回路
と、上記１／２分周器の他方の出力信号と上記第１のフ
リップ・フロップの肯定出力信号と上記遅延クロック信
号とが入力される第４のＡＮＤ回路と、上記１／２分周
器の他方の出力信号と上誌第１のフリップ・フロップの
否定側出力信号と上記第２のフリップ・フロップの肯定
側出力信号と上記遅延クロツク信号とが入力される第５
のＡＮＤ回路と、上記１／２分周器の一方の出力信号と
上記第１のフリップ・フロップの肯定側出力信号と上記
第２のフリップ・フロップの肯定側出力信号と上記遅延
クロツク信号とが入力される第６のＡＮＤ回路と、上記
第１のＡＮＤ回路の出力信号と上記第２のＡＮＤ回路の
出力信号をデータの半ビット分遅延させた信号と上記第
３のＡＮＤ回路の出力信号をデータの半ビット分遅延さ
せた信号とが入力される第１のＯＲ回路と、上記第４の
ＡＮＤ回路の出力信号と上記第５のＡＮＤ回路の出力信
号をデータの半ビット分遅延させた信号と上記第６のＡ
ＮＤ回路の出力信号を半ビット遅延させた信号とが入力
される第２のＯＲ回路とを具備することを特徴とするも
のである。以下、本発明を図面を参照しつつ説明する。
第４図は、本発明の１実施例のブロック図、第５図はカ
ウンタ状態、入力信号及び出力信号の関係を説明する図
、第６図は第４図の回路の各部■乃至■の波形を示す図
である。第４図において、１１‘ま１２はフリツプ・フ
ロツプ、１３は排他的論理和回路、１４乃至２０‘まＡ
ＮＤ回路、２１乃至２７は遅延回路、２８，２９はＯＲ
回路、３０は１／２分周器である。遅延回路２１，２２
は１／４クロツク周期の遅延時間を有するものであり、
遅延回路２４乃至２７はデータ１、データ２の半ビット
分の遅延時間を有するものである。遅延回路２３は、後
述するように、１／２分周器２８の切換時点を排他的論
理和回路１３の出力の立上りから１ビットだけ遅らせる
ためのものである。第４図の回路は、第１図の並列・直
列変換回路１０及び符号変換回路７を細合せたものに相
当するものである。データ１とデータ２は、それぞれフ
リツプ・フロップ１１，１２で整形され、フＩＪップ・
フロツプの出力■及びフリツプ・フロツプ１２の出力■
は排他的論理和回路１３に入力される。
クロック◎は遅延回路２１によって１′４クロツク周期
遅延され、遅延回路２１はクロツク■を生じる。クロツ
ク■は、位相的には排他的論理和回路の出力■の中心に
位置する。排他的論理和回路１３の出力■とクロツク■
はＡＮＤ回路１４に力され、ＡＮＤ回路１４は出力■を
生じる。出力■は遅延回路２３を介して１／２分周器３
０に入力される。さきに述べたように、１／２分周器３
０の状態切換時点は、排他的論理和回路１３の出力■の
立上り時点により１ビット分だけ遅れる。なお、クロツ
ク＠は図示しないクロツク源から供給される。
遅延され、遅延回路２１はクロツク■を生じる。クロツ
ク■は、位相的には排他的論理和回路の出力■の中心に
位置する。排他的論理和回路１３の出力■とクロツク■
はＡＮＤ回路１４に力され、ＡＮＤ回路１４は出力■を
生じる。出力■は遅延回路２３を介して１／２分周器３
０に入力される。さきに述べたように、１／２分周器３
０の状態切換時点は、排他的論理和回路１３の出力■の
立上り時点により１ビット分だけ遅れる。なお、クロツ
ク＠は図示しないクロツク源から供給される。
１／２分周器３０の出力■は、ＡＮＤ回路１ ５、ＡＮ
Ｄ回路１ ６及びＡＮＤ回路２川こ入力される。
Ｄ回路１ ６及びＡＮＤ回路２川こ入力される。
ＡＮＤ回路１ ５には、この外にフリップ・フロップ１
１の出力■及び遅延回路２２からの出力■が入力され
る。ＡＮＤ回路１６には、１／２分周器からの出力■、
フリツプ・フロツプ１ １のＱ出力＠、フリップ・フロ
ップ１２のＱ出力■及び信号■が入力される。ＡＮＤ回
路２０には、１′２分周器からの出力■、フリツプ・フ
ロツプ１１からのＱ出力■、フリップ・フロツプ１２の
Ｑ出力■及び信号■が入力される。したがってＡＮＤ回
路１５は１／２分周器のカウント状態＝１（出力■＝１
のとき）、データ１＝１のときに「１」を出力しＡＮＤ
回路１６はカウント状態＝１、データ１＝０、データ２
＝１のときに「１」を出力し、ＡＮＤ回路２０はカウン
ト状態＝１、データ１＝１、データ２＝１のときに「１
」を出力する。１／２分周器３０の出力＠は、ＡＮＤ回
路１ ７、ＡＮＤ回路１８及びＡＮＤ回路１ ９に入力
される。
１の出力■及び遅延回路２２からの出力■が入力され
る。ＡＮＤ回路１６には、１／２分周器からの出力■、
フリツプ・フロツプ１ １のＱ出力＠、フリップ・フロ
ップ１２のＱ出力■及び信号■が入力される。ＡＮＤ回
路２０には、１′２分周器からの出力■、フリツプ・フ
ロツプ１１からのＱ出力■、フリップ・フロツプ１２の
Ｑ出力■及び信号■が入力される。したがってＡＮＤ回
路１５は１／２分周器のカウント状態＝１（出力■＝１
のとき）、データ１＝１のときに「１」を出力しＡＮＤ
回路１６はカウント状態＝１、データ１＝０、データ２
＝１のときに「１」を出力し、ＡＮＤ回路２０はカウン
ト状態＝１、データ１＝１、データ２＝１のときに「１
」を出力する。１／２分周器３０の出力＠は、ＡＮＤ回
路１ ７、ＡＮＤ回路１８及びＡＮＤ回路１ ９に入力
される。
ＡＮＤ回路１７はカウント状態：０、データ１＝１、デ
ータ２＝１のとき「１」を出力し、ＡＮＤ回路１８はカ
ウント状態＝０、データ１＝１のときに「１」を出力し
、ＡＮｄ回路１９はカウント状態＝１、データ１＝０、
データ２＝１のときに「１」を出力する。データ１＝１
、データ２＝１の場合には、排他的論理和回路は出力を
生せず、したがって１／２分周器３０の状態は変化しな
い。
ータ２＝１のとき「１」を出力し、ＡＮＤ回路１８はカ
ウント状態＝０、データ１＝１のときに「１」を出力し
、ＡＮｄ回路１９はカウント状態＝１、データ１＝０、
データ２＝１のときに「１」を出力する。データ１＝１
、データ２＝１の場合には、排他的論理和回路は出力を
生せず、したがって１／２分周器３０の状態は変化しな
い。
１／２分周器３０のカウント状態が「０」であるとする
と、ＡＮＤ回路１ ７及びＡＮＤ回路１ ８は「１」を
出力する。
と、ＡＮＤ回路１ ７及びＡＮＤ回路１ ８は「１」を
出力する。
ＡＮＤ回路１８の出力■はＯＲ回路２９を介してＢ一端
子に現れ、ＡＮＤ回路１７の出力は遅延回路２５により
半ビットだけ遅延され、Ｂ＋端子に現れる。カウント状
態１のとき、データ１＝１、データ２＝１になると、Ａ
ＮＤ回路１ ５及びＡＮＤ回路２０が１を出力する。し
たがって、先づＢ＋端子に「１」が現れ、半ビット遅れ
てＢ一端子に「１」が現れる。データ１及びデータ２が
共に「０」のときには、Ｂ＋端子、Ｂ一端子には出力を
生じない。１／２分周器のカウント状態＝０のとき（出
力＠＝１のとき）、データ１＝１、データ２＝０になる
と、排他的論理和回路１３は「１」を出力し、１′２分
周器３０の状態を「１」に切換える。
子に現れ、ＡＮＤ回路１７の出力は遅延回路２５により
半ビットだけ遅延され、Ｂ＋端子に現れる。カウント状
態１のとき、データ１＝１、データ２＝１になると、Ａ
ＮＤ回路１ ５及びＡＮＤ回路２０が１を出力する。し
たがって、先づＢ＋端子に「１」が現れ、半ビット遅れ
てＢ一端子に「１」が現れる。データ１及びデータ２が
共に「０」のときには、Ｂ＋端子、Ｂ一端子には出力を
生じない。１／２分周器のカウント状態＝０のとき（出
力＠＝１のとき）、データ１＝１、データ２＝０になる
と、排他的論理和回路１３は「１」を出力し、１′２分
周器３０の状態を「１」に切換える。
さきに述べたように、信号■が立上ってから１／２分周
器３０が切換るまでには、１ビットの時間を要する。切
換以前はカウント状態＝０、データ１＝１、データ２＝
０であるから、ＡＮＤ回路１ ８が「１」を出力し、Ｂ
一端子に「１」が現れる。Ｂ＋端子には「１」が生じな
い。１／２分周器３０のカウント状態＝１のとき、デー
タ１＝０、データ２＝１になると、さきに述べたように
して１／２分周器の状態は「０」に切換る。
器３０が切換るまでには、１ビットの時間を要する。切
換以前はカウント状態＝０、データ１＝１、データ２＝
０であるから、ＡＮＤ回路１ ８が「１」を出力し、Ｂ
一端子に「１」が現れる。Ｂ＋端子には「１」が生じな
い。１／２分周器３０のカウント状態＝１のとき、デー
タ１＝０、データ２＝１になると、さきに述べたように
して１／２分周器の状態は「０」に切換る。
カウント状態は「１」であり、データ＝０、データ２＝
１であるからＡＮＤ回路１６が「１」を出力し、半ビッ
ト遅れてＢ＋端子に「１」が現れる。カウント状態「０
」のとき、データ１＝０、データ２＝１になると、１ビ
ット遅れて１′２分周器は「１」に切換る。
１であるからＡＮＤ回路１６が「１」を出力し、半ビッ
ト遅れてＢ＋端子に「１」が現れる。カウント状態「０
」のとき、データ１＝０、データ２＝１になると、１ビ
ット遅れて１′２分周器は「１」に切換る。
そしてＡＮＤ回路１ ９は「１」を出力し、これは遅延
回路２６によって半ビット遅延され、Ｂ一端子に現れる
。第６図に示されていないが、１／２分周器３０のカウ
ント状態＝１、データ１＝１、データ２＝０のときには
、ＡＮＤ回路１ ５が「１」を出力して、Ｂ＋端子に「
１」が現れ、Ｂ−端子には「１」が現れない。
回路２６によって半ビット遅延され、Ｂ一端子に現れる
。第６図に示されていないが、１／２分周器３０のカウ
ント状態＝１、データ１＝１、データ２＝０のときには
、ＡＮＤ回路１ ５が「１」を出力して、Ｂ＋端子に「
１」が現れ、Ｂ−端子には「１」が現れない。
以上の動作の結果は、第５図及び第６図に示されている
。なお、第４図の回路は、第１図に示すものと同様に、
その後にバィポーラ出力部が設けられるものである。以
上の説明から明らかなように、本発明の並列処理形信号
変換回路においては、回路素子の大部分はデータ１及び
データ２の周波数で動作する。
。なお、第４図の回路は、第１図に示すものと同様に、
その後にバィポーラ出力部が設けられるものである。以
上の説明から明らかなように、本発明の並列処理形信号
変換回路においては、回路素子の大部分はデータ１及び
データ２の周波数で動作する。
そのため、本発明によれば、高価な高周波用の回略素子
の数を大幅に低減できるという顕著な効果を得ることが
出来る。
の数を大幅に低減できるという顕著な効果を得ることが
出来る。
第１図はュニポーラ・バィボーラ変換装置の従来例を示
すブロック図、第２図はカウンタの状態、入力信号及び
出力信号の関係を示す図、第３図は各部の波形を示す図
、第４図は本発明の１実施例のブロック図、第５図は第
４図におけるカゥンタの状態、入力信号及び出力信号の
関係を示す図、第６図は第４図の回路の各部の波形を示
すものである。 １と２……ＡＮＤ回路、３・・…・遅延回路、４・・・
…ＯＲ回路、５……逓倍回路、６…・・・整形回路、７
…・・・符号変換回路、８・・・・・・バィポーラ出力
部、９・・…・ュニポーラ・バィポーラ変換回路、１０
・・・…並列・直列変換回路、１１と１２・・・・・・
フリッブ・フロップ、１３・・・・・・排他的論理和回
路、１４乃至２０・・…・ＡＮＤ回路、２１乃至２７・
・・・・・遅延回路、２８と２９・・・・・・ＯＲ回路
、３０・・・・・・１／２分間器。 第１図 第２図 第３図 第５図 第４図 第６図
すブロック図、第２図はカウンタの状態、入力信号及び
出力信号の関係を示す図、第３図は各部の波形を示す図
、第４図は本発明の１実施例のブロック図、第５図は第
４図におけるカゥンタの状態、入力信号及び出力信号の
関係を示す図、第６図は第４図の回路の各部の波形を示
すものである。 １と２……ＡＮＤ回路、３・・…・遅延回路、４・・・
…ＯＲ回路、５……逓倍回路、６…・・・整形回路、７
…・・・符号変換回路、８・・・・・・バィポーラ出力
部、９・・…・ュニポーラ・バィポーラ変換回路、１０
・・・…並列・直列変換回路、１１と１２・・・・・・
フリッブ・フロップ、１３・・・・・・排他的論理和回
路、１４乃至２０・・…・ＡＮＤ回路、２１乃至２７・
・・・・・遅延回路、２８と２９・・・・・・ＯＲ回路
、３０・・・・・・１／２分間器。 第１図 第２図 第３図 第５図 第４図 第６図
Claims (1)
- １ クロツク源と、該クロツク源からのクロツク信号が
クロツク端子に力されると共に第１のデータがデータ入
力端子に入力される第１のフリツプ・フロツプと、上記
クロツク源からのクロツクがクロツク端子に入力される
と共に第２のデータがデータ入力端子に入力される第２
のフリツプ・フロツプと、上記第１のフリツプ・フロツ
プの肯定側出力信号と上記第２のフリツプ・フロツプの
肯定側出力信号とが入力される排他的論理和回路と、該
排他的論理和回路の出力信号と上記クロツク信号を１／
４クロツク周期遅延させた遅延クロツク信号とが入力さ
れるＡＮＤ回路と、該ＡＮＤ回路の出力を遅延させる遅
延回路と、該遅延回路から出力されるパルス信号を計数
し計数値が“１”の場合には一方の出力信号をオンとし
計数値が“０”の場合には他方の出力信号をオンとする
１／２分周器と、該１／２分周器の一方の出力信号と上
記第１のフリツプ・フロツプの肯定側出力信号と上記遅
延クロツク信号とが入力される第１のＡＮＤ回路と、上
記１／２分周器の一方の出力信号と上記第１のフリツプ
・フロツプの否定側出力信号と上記第２のフリツプ・フ
ロツプの肯定側出力信号と上記遅延クロツク信号とが入
力される第２のＡＮＤ回路と、上記１／２分周器の他方
の出力信号と上記第１フリツプ・フロツプの肯定側出力
信号と上記第２のフリツプ・フロツプの肯定側出力信号
と上記遅延クロツク信号とが入力される第３のＡＮＤ回
路と、上記１／２分周器の他方の出力信号と上記第１の
フリツプ・フロツプの肯定出力信号と上記遅延クロツク
信号とが入力される第４のＡＮＤ回路と、上記１／２分
周器の他方の出力信号と上記第１のフリツプ・フロツプ
の否定側出力信号と上記第２のフリツプ・フロツプの肯
定側出力信号と上記遅延クロツク信号とが入力される第
５のＡＮＤ回路と、上記１／２分周器の一方の出力信号
と上記第１のフリツプ・フロツプの肯定側出力信号と上
記第２のフリツプ・フロツプの肯定側出力信号と上記遅
延クロツク信号とが入力される第６のＡＮＤ回路と、上
記第１のＡＮＤ回路の出力信号と上記第２のＡＮＤ回路
の出力信号をデータの半ビツト分遅延させた信号と上記
第３のＡＮＤ回路の出力信号をデータの半ビツト分遅延
させた信号とが入力される第１のＯＲ回路と、上記第４
のＡＮＤ回路の出力信号と上記第５のＡＮＤ回路の出力
信号をデータの半ビツト分遅延させた信号と上記第６の
ＡＮＤ回路の出力信号を半ビツト遅延させた信号とが入
力される第２のＯＲ回路とを具備することを特徴とする
並列処理形信号変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51159235A JPS6019694B2 (ja) | 1976-12-30 | 1976-12-30 | 並列処理形信号変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51159235A JPS6019694B2 (ja) | 1976-12-30 | 1976-12-30 | 並列処理形信号変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5384668A JPS5384668A (en) | 1978-07-26 |
| JPS6019694B2 true JPS6019694B2 (ja) | 1985-05-17 |
Family
ID=15689283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51159235A Expired JPS6019694B2 (ja) | 1976-12-30 | 1976-12-30 | 並列処理形信号変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6019694B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2438943A1 (fr) * | 1978-10-09 | 1980-05-09 | Ibm France | Procede de transmission de donnees et dispositif de mise en oeuvre dudit procede |
| US4390980A (en) * | 1981-07-27 | 1983-06-28 | Control Data Corporation | Demultiplexing plural data streams |
-
1976
- 1976-12-30 JP JP51159235A patent/JPS6019694B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5384668A (en) | 1978-07-26 |
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