JP3435751B2 - 分周器 - Google Patents
分周器Info
- Publication number
- JP3435751B2 JP3435751B2 JP24784793A JP24784793A JP3435751B2 JP 3435751 B2 JP3435751 B2 JP 3435751B2 JP 24784793 A JP24784793 A JP 24784793A JP 24784793 A JP24784793 A JP 24784793A JP 3435751 B2 JP3435751 B2 JP 3435751B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- signal
- circuit
- output
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、主として高周波多チャ
ンネル無線機等を構成するＰＬＬ周波数シンセサイザに
用いられる分周器に関するものである。
ンネル無線機等を構成するＰＬＬ周波数シンセサイザに
用いられる分周器に関するものである。
【０００２】
【従来の技術】ＰＬＬ周波数シンセサイザは、多チャン
ネル無線機の重要な構成要素であり、各種無線機器・装
置に広く利用されている。ＰＬＬ周波数シンセサイザの
チャンネル切替時間を短縮するには、比較周波数を上げ
てループ利得を高くすることが有効である。しかし、整
数の分周数の分周器を用いたＰＬＬ周波数シンセサイザ
においては、比較周波数の上限はチャンネル間隔により
一義的に決定される。
ネル無線機の重要な構成要素であり、各種無線機器・装
置に広く利用されている。ＰＬＬ周波数シンセサイザの
チャンネル切替時間を短縮するには、比較周波数を上げ
てループ利得を高くすることが有効である。しかし、整
数の分周数の分周器を用いたＰＬＬ周波数シンセサイザ
においては、比較周波数の上限はチャンネル間隔により
一義的に決定される。
【０００３】一方、分数の分周数をもつ分周器を用いる
ことで、比較周波数はチャンネル間隔により制限されな
くなり、比較周波数を高く設定することが可能となる。
以下従来の分数の分周数をもつ分周器について説明す
る。
ことで、比較周波数はチャンネル間隔により制限されな
くなり、比較周波数を高く設定することが可能となる。
以下従来の分数の分周数をもつ分周器について説明す
る。
【０００４】図６（ａ）は従来の分数の分周数をもつ分
周器のブロック構成図である。図６（ａ）において、６
０１は分数の分周数をもつ分周器、６０２は設定値Ｍの
カウンタ、６０３はＡＮＤ回路でである。図６（ｂ）は
図６（ａ）中のｉ，ｊ，ｋ各点での信号のタイミング図
で、ｉは入力信号、ｊはカウンタ６０２の出力信号、ｋ
は分周器６０１の出力信号である。カウンタ６０２は入
力信号ｉをカウントし、信号ｊのようにＭ周期毎に１周
期の間はＬｏｗ出力となる。ＡＮＤ回路６０３は、入力
信号ｉとカウンタ６０２の出力信号ｊの論理積をとった
信号ｋを出力する。信号ｋは、Ｍ周期毎に１周期分のパ
ルスが除去されて入力信号ｉのＭ周期の間にＭ−１個の
パルスを含むので、分周器６０１の分周数はＭ／（Ｍ−
１）と分数の分周数になる。
周器のブロック構成図である。図６（ａ）において、６
０１は分数の分周数をもつ分周器、６０２は設定値Ｍの
カウンタ、６０３はＡＮＤ回路でである。図６（ｂ）は
図６（ａ）中のｉ，ｊ，ｋ各点での信号のタイミング図
で、ｉは入力信号、ｊはカウンタ６０２の出力信号、ｋ
は分周器６０１の出力信号である。カウンタ６０２は入
力信号ｉをカウントし、信号ｊのようにＭ周期毎に１周
期の間はＬｏｗ出力となる。ＡＮＤ回路６０３は、入力
信号ｉとカウンタ６０２の出力信号ｊの論理積をとった
信号ｋを出力する。信号ｋは、Ｍ周期毎に１周期分のパ
ルスが除去されて入力信号ｉのＭ周期の間にＭ−１個の
パルスを含むので、分周器６０１の分周数はＭ／（Ｍ−
１）と分数の分周数になる。
【０００５】
【発明が解決しようとする課題】従来の分数の分周数を
もつ分周器を用いた場合、カウンタの設定周期毎に１個
のパルスを除去する。このため、分周器の段数が少ない
場合に分周数の分解能が低く、ＰＬＬ周波数シンセサイ
ザを構成した場合に十分な周波数設定精度が得られない
という課題を有していた。
もつ分周器を用いた場合、カウンタの設定周期毎に１個
のパルスを除去する。このため、分周器の段数が少ない
場合に分周数の分解能が低く、ＰＬＬ周波数シンセサイ
ザを構成した場合に十分な周波数設定精度が得られない
という課題を有していた。
【０００６】本発明は上記課題を解決するもので、分数
分周器の段数を増やすことなく、周波数設定精度の高い
ＰＬＬ周波数シンセサイザを実現する分周器を提供する
ことを目的とする。
分周器の段数を増やすことなく、周波数設定精度の高い
ＰＬＬ周波数シンセサイザを実現する分周器を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するため
本発明は、入力信号をカウントする設定周期Mのカウン
タと、パルス除去動作とパルス付加動作を切り替える信
号を入力する切替信号入力端子と、前記切替信号入力端
子の入力で前記カウンタの出力を制御するゲート回路を
有するパルス制御回路と、前記パルス除去信号で制御さ
れ入力信号のM個に１個の割合でパルスを除去した信号
を２分周した信号を出力するパルス除去回路と、前記パ
ルス付加信号を前記パルス除去回路の出力信号に加える
ことでパルス付加を行なうパルス付加回路とを具備し、
切替信号入力端子への入力信号で制御されて２×Ｍ／
（Ｍ−１）または２×Ｍ／（Ｍ＋１）の分数分周を行う
分周器であり、分周数の分母および分子をきめ細かく制
御する構成を有している。
本発明は、入力信号をカウントする設定周期Mのカウン
タと、パルス除去動作とパルス付加動作を切り替える信
号を入力する切替信号入力端子と、前記切替信号入力端
子の入力で前記カウンタの出力を制御するゲート回路を
有するパルス制御回路と、前記パルス除去信号で制御さ
れ入力信号のM個に１個の割合でパルスを除去した信号
を２分周した信号を出力するパルス除去回路と、前記パ
ルス付加信号を前記パルス除去回路の出力信号に加える
ことでパルス付加を行なうパルス付加回路とを具備し、
切替信号入力端子への入力信号で制御されて２×Ｍ／
（Ｍ−１）または２×Ｍ／（Ｍ＋１）の分数分周を行う
分周器であり、分周数の分母および分子をきめ細かく制
御する構成を有している。
【０００８】
【作用】本発明は上記構成により、少ない分数分周器の
段数で分周器の分解能を上げることが可能であり、周波
数設定精度が高く、かつ、チャンネル切替時間の短いＰ
ＬＬ周波数シンセサイザを実現することを可能とする。
段数で分周器の分解能を上げることが可能であり、周波
数設定精度が高く、かつ、チャンネル切替時間の短いＰ
ＬＬ周波数シンセサイザを実現することを可能とする。
【０００９】
【実施例】（実施例１）以下本発明の第１の実施例につ
いて、図面を参照しながら説明する。図１は本発明の第
１の実施例における分周器のブロック結線図である。
いて、図面を参照しながら説明する。図１は本発明の第
１の実施例における分周器のブロック結線図である。
【００１０】図１において、１０１は分数の分周数をも
つ分周器であり、当該分周器１は以下の通り構成されて
いる。
つ分周器であり、当該分周器１は以下の通り構成されて
いる。
【００１１】１０２はパルス制御回路、１０３はパルス
除去回路、１０４はパルス付加回路、１０５は入力端
子、１０６は出力端子、１０７はＬｏｗ入力の場合は分
周器１０１がパルス除去を行いＨｉ入力の場合はパルス
付加を行なう切替信号入力端子、１０８は設定Ｍのカウ
ンタ回路である。さらに、１０９はＮＯＴ回路、１１０
はＡＮＤ回路、１１１はＪＫ−ＦＦ回路、１１２はＥＸ
ＯＲ回路である。
除去回路、１０４はパルス付加回路、１０５は入力端
子、１０６は出力端子、１０７はＬｏｗ入力の場合は分
周器１０１がパルス除去を行いＨｉ入力の場合はパルス
付加を行なう切替信号入力端子、１０８は設定Ｍのカウ
ンタ回路である。さらに、１０９はＮＯＴ回路、１１０
はＡＮＤ回路、１１１はＪＫ−ＦＦ回路、１１２はＥＸ
ＯＲ回路である。
【００１２】図２は、図１中のａ，ｂ，ｃ，ｄ，ｅ、ｆ
各点での信号のタイミング図で、ａは入力信号、ｂはパ
ルス付加／除去切替信号、ｃはパルス除去信号、ｄはパ
ルス付加信号、ｅはパルス除去回路の出力、ｆは分周器
１０１の出力である。
各点での信号のタイミング図で、ａは入力信号、ｂはパ
ルス付加／除去切替信号、ｃはパルス除去信号、ｄはパ
ルス付加信号、ｅはパルス除去回路の出力、ｆは分周器
１０１の出力である。
【００１３】以上のように構成された分数の分周数をも
つ分周器について図２を用いてその動作を説明する。
つ分周器について図２を用いてその動作を説明する。
【００１４】まず、パルス制御回路１０２において、カ
ウンタ回路１０８は、入力信号ａをカウントして、Ｍ周
期毎に１周期の間出力がＬｏｗになる信号ｃを出力す
る。カウンタ回路１０８の出力をＮＯＴ回路１０９で反
転した信号と入力信号ａと切替信号ｂとの論理積をＡＮ
Ｄ回路１１０でとり、パルス付加信号ｄとして出力す
る。
ウンタ回路１０８は、入力信号ａをカウントして、Ｍ周
期毎に１周期の間出力がＬｏｗになる信号ｃを出力す
る。カウンタ回路１０８の出力をＮＯＴ回路１０９で反
転した信号と入力信号ａと切替信号ｂとの論理積をＡＮ
Ｄ回路１１０でとり、パルス付加信号ｄとして出力す
る。
【００１５】パルス除去回路１０３では、パルス除去信
号ｃがＬｏｗの場合は入力信号ａのパルスの立ち上がり
でＪＫ−ＦＦ回路１１１の出力が反転し、パルス除去信
号ｃがＨｉの場合は入力信号ａのパルスの立ち上がりに
対してＪＫ−ＦＦ回路１１１の出力は変化しないため、
入力信号ａのパルスの内でパルス除去信号ｃがＨｉの間
に入力したパルスを除去した後で２分周した信号ｅを出
力する。
号ｃがＬｏｗの場合は入力信号ａのパルスの立ち上がり
でＪＫ−ＦＦ回路１１１の出力が反転し、パルス除去信
号ｃがＨｉの場合は入力信号ａのパルスの立ち上がりに
対してＪＫ−ＦＦ回路１１１の出力は変化しないため、
入力信号ａのパルスの内でパルス除去信号ｃがＨｉの間
に入力したパルスを除去した後で２分周した信号ｅを出
力する。
【００１６】パルス付加回路１０４では、ＥＸＯＲ回路
１１２でパルス除去回路１０３の出力信号ｅにパルス付
加信号ｄを加えることで、パルス付加を行った信号ｆを
出力し、入力信号ａを分周した信号ｆを出力する。
１１２でパルス除去回路１０３の出力信号ｅにパルス付
加信号ｄを加えることで、パルス付加を行った信号ｆを
出力し、入力信号ａを分周した信号ｆを出力する。
【００１７】上記動作により、切替信号ｂがＬｏｗの場
合は、Ｍ個毎に１個の入力パルスを除去した後に２分周
した信号が出力され、分周器１０１の分周数は２×Ｍ／
（Ｍ−１）となる。一方、切替信号ｂがＨｉの場合は、
Ｍ個毎に１個の入力パルスを付加した信号を２分周した
信号が出力され、分周器１０１の分周数は２×Ｍ／（Ｍ
＋１）となる。
合は、Ｍ個毎に１個の入力パルスを除去した後に２分周
した信号が出力され、分周器１０１の分周数は２×Ｍ／
（Ｍ−１）となる。一方、切替信号ｂがＨｉの場合は、
Ｍ個毎に１個の入力パルスを付加した信号を２分周した
信号が出力され、分周器１０１の分周数は２×Ｍ／（Ｍ
＋１）となる。
【００１８】以上のように本実施例によれば、パルス制
御回路１０２と、パルス除去回路１０３と、パルス付加
回路１０４を設け、パルス制御回路１０２で入力信号を
カウントしてパルス除去信号とパルス付加信号を生成
し、パルス除去信号で入力信号の分周動作を制御するこ
とでパルスを除去する、あるいは、パルス除去回路１０
３の出力にパルス付加信号を加えてパルスを付加するこ
とにより、分周数の分母および分子が制御でき、本構成
の分数分周器を用いることで周波数設定精度が高く、か
つ、チャンネル切替時間の短いＰＬＬ周波数シンセサイ
ザの実現を可能とする。
御回路１０２と、パルス除去回路１０３と、パルス付加
回路１０４を設け、パルス制御回路１０２で入力信号を
カウントしてパルス除去信号とパルス付加信号を生成
し、パルス除去信号で入力信号の分周動作を制御するこ
とでパルスを除去する、あるいは、パルス除去回路１０
３の出力にパルス付加信号を加えてパルスを付加するこ
とにより、分周数の分母および分子が制御でき、本構成
の分数分周器を用いることで周波数設定精度が高く、か
つ、チャンネル切替時間の短いＰＬＬ周波数シンセサイ
ザの実現を可能とする。
【００１９】（実施例２）以下、本発明の第２の実施例
について、図面を参照しながら説明する。図３は本発明
の第２の実施例における分周器のブロック結線及び要部
波形図である。
について、図面を参照しながら説明する。図３は本発明
の第２の実施例における分周器のブロック結線及び要部
波形図である。
【００２０】図３（ａ）において、３０１は分数の分周
数をもつ分周器であり、当該分周器３０１において、３
０２はパルス制御回路、３０３は設定Ｍのカウンタ回
路、３０４はプリセット端子を備えた設定Ｃのカウンタ
回路、３０５、３０６はＡＮＤ回路、３０７はＯＲ回路
である。
数をもつ分周器であり、当該分周器３０１において、３
０２はパルス制御回路、３０３は設定Ｍのカウンタ回
路、３０４はプリセット端子を備えた設定Ｃのカウンタ
回路、３０５、３０６はＡＮＤ回路、３０７はＯＲ回路
である。
【００２１】図３（ｂ）は、図３（ａ）中のａ、ｂ、
ｃ、ｄ、ｇ、ｈ各点での信号のタイミング図で、ｇはカ
ウンタ３０３の出力、ｈはカウンタ３０４の出力であ
る。
ｃ、ｄ、ｇ、ｈ各点での信号のタイミング図で、ｇはカ
ウンタ３０３の出力、ｈはカウンタ３０４の出力であ
る。
【００２２】なお、以下の説明では、Ｍ／Ｃを切り上げ
た整数をｎとおく。また、図１と同じ構成要素について
は説明は省略する。
た整数をｎとおく。また、図１と同じ構成要素について
は説明は省略する。
【００２３】以上のように構成された分周器について実
施例１と異なる動作について説明する。まず、カウンタ
回路３０３は、入力信号ａをカウントしてＭ周期毎に１
周期の間出力がＬｏｗになる信号ｇを出力する。カウン
タ回路３０４は、入力信号ａをカウントしてＣ周期毎に
１周期の間出力がＬｏｗになるが、カウンタ回路３０３
のＬｏｗ出力でプリセットされる信号ｈを出力する。Ａ
ＮＤ回路３０５で、カウンタ回路３０３、３０４の出力
の論理積をとることで、周期Ｍの間に分散してｎ周期分
Ｌｏｗとなる期間があるパルス除去信号ｃを出力する。
ＮＯＴ回路３０７でパルス除去信号ｃを反転した信号
と、入力信号ａと、切替信号ｂの論理積をＡＮＤ回路３
０６でとり、パルス付加信号ｄとして出力する。
施例１と異なる動作について説明する。まず、カウンタ
回路３０３は、入力信号ａをカウントしてＭ周期毎に１
周期の間出力がＬｏｗになる信号ｇを出力する。カウン
タ回路３０４は、入力信号ａをカウントしてＣ周期毎に
１周期の間出力がＬｏｗになるが、カウンタ回路３０３
のＬｏｗ出力でプリセットされる信号ｈを出力する。Ａ
ＮＤ回路３０５で、カウンタ回路３０３、３０４の出力
の論理積をとることで、周期Ｍの間に分散してｎ周期分
Ｌｏｗとなる期間があるパルス除去信号ｃを出力する。
ＮＯＴ回路３０７でパルス除去信号ｃを反転した信号
と、入力信号ａと、切替信号ｂの論理積をＡＮＤ回路３
０６でとり、パルス付加信号ｄとして出力する。
【００２４】パルス除去信号ｃでパルス除去回路１０３
を制御してパルス除去を行い、パルス付加信号ｄでパル
ス付加回路１０４を制御してパルス付加を行なうこと
で、入力信号ａを分周した信号ｆを出力する。
を制御してパルス除去を行い、パルス付加信号ｄでパル
ス付加回路１０４を制御してパルス付加を行なうこと
で、入力信号ａを分周した信号ｆを出力する。
【００２５】上記動作により、本実施例の分数分周器で
は、切替信号ｂがＬｏｗの場合は、Ｍ周期の間にｎ個の
パルスを除去した後で２分周した信号が出力され、分周
数は２×Ｍ／（Ｍ−ｎ）となる。
は、切替信号ｂがＬｏｗの場合は、Ｍ周期の間にｎ個の
パルスを除去した後で２分周した信号が出力され、分周
数は２×Ｍ／（Ｍ−ｎ）となる。
【００２６】一方、切替信号ｂがＨｉの場合は、Ｍ周期
の間にｎ個のパルスを付加した後で２分周した信号が出
力され、分周数は２×Ｍ／（Ｍ＋ｎ）となる。
の間にｎ個のパルスを付加した後で２分周した信号が出
力され、分周数は２×Ｍ／（Ｍ＋ｎ）となる。
【００２７】以上のように本実施例の分数分周器によれ
ば、第１のカウンタと、第１のカウンタでプリセットさ
れる第２のカウンタとを設けることで、複数のパルス除
去、あるいは、複数のパルス付加を行ない、分周数の分
子および分母を制御できる。本構成の分数分周器を用い
ることで、少ない分数分周器の段数で、周波数設定精度
が高く、かつ、チャネル切替時間の短いＰＬＬ周波数シ
ンセサイザの実現が可能になる。
ば、第１のカウンタと、第１のカウンタでプリセットさ
れる第２のカウンタとを設けることで、複数のパルス除
去、あるいは、複数のパルス付加を行ない、分周数の分
子および分母を制御できる。本構成の分数分周器を用い
ることで、少ない分数分周器の段数で、周波数設定精度
が高く、かつ、チャネル切替時間の短いＰＬＬ周波数シ
ンセサイザの実現が可能になる。
【００２８】（実施例３）以下本発明の分周器の第３の
実施例について、図面を参照しながら説明する。図４は
本発明の第３の実施例における分周器のブロック結線図
である。
実施例について、図面を参照しながら説明する。図４は
本発明の第３の実施例における分周器のブロック結線図
である。
【００２９】図４において、４０１は分数の分周数をも
つ分数分周器であり、当該分周器４０１において、４０
２、４０３、４０４はパルス制御回路、４０７はＡＮＤ
回路、４０８はＯＲ回路、４１１、４１２、４１３はパ
ルス除去／付加の動作を切り替える切替信号入力端子で
ある。図１と同様の構成要素の説明は省略する。
つ分数分周器であり、当該分周器４０１において、４０
２、４０３、４０４はパルス制御回路、４０７はＡＮＤ
回路、４０８はＯＲ回路、４１１、４１２、４１３はパ
ルス除去／付加の動作を切り替える切替信号入力端子で
ある。図１と同様の構成要素の説明は省略する。
【００３０】以上のように構成された分周器について、
以下実施例１と異なる動作について説明する。まず、Ａ
ＮＤ回路４０７では、パルス制御回路４０２、４０３、
４０４のパルス除去信号出力の論理積をとり、パルス除
去回路４０５に入力することで、パルス制御回路４０
２、４０３、４０４のそれぞれのパルス除去信号に対応
するパルスを除去する。
以下実施例１と異なる動作について説明する。まず、Ａ
ＮＤ回路４０７では、パルス制御回路４０２、４０３、
４０４のパルス除去信号出力の論理積をとり、パルス除
去回路４０５に入力することで、パルス制御回路４０
２、４０３、４０４のそれぞれのパルス除去信号に対応
するパルスを除去する。
【００３１】一方、ＯＲ回路４０８では、パルス制御回
路４０２、４０３、４０４のパルス付加信号出力の論理
和をとり、パルス除去回路４０６に入力することで、パ
ルス制御回路４０２、４０３、４０４のそれぞれのパル
ス付加信号に対応してパルス付加を行なう。
路４０２、４０３、４０４のパルス付加信号出力の論理
和をとり、パルス除去回路４０６に入力することで、パ
ルス制御回路４０２、４０３、４０４のそれぞれのパル
ス付加信号に対応してパルス付加を行なう。
【００３２】以上のように本実施例の分数分周器によれ
ば、複数のパルス制御回路を備え、個々のパルス制御回
路のパルス除去信号を合成してパルス除去回路を制御
し、個々のパルス制御回路のパルス付加信号を合成して
パルス付加回路を制御することで、分数の分周数をもつ
分周器を多段に接続した分周器を構成することが可能と
なる。
ば、複数のパルス制御回路を備え、個々のパルス制御回
路のパルス除去信号を合成してパルス除去回路を制御
し、個々のパルス制御回路のパルス付加信号を合成して
パルス付加回路を制御することで、分数の分周数をもつ
分周器を多段に接続した分周器を構成することが可能と
なる。
【００３３】（実施例４）以下本発明の分周器の第４の
実施例について、図面を参照しながら説明する。図５は
本発明の第４の実施例における分周器のブロック結線図
である。
実施例について、図面を参照しながら説明する。図５は
本発明の第４の実施例における分周器のブロック結線図
である。
【００３４】図５において、５０１は分数の分周数をも
つ分周器であり、当該分周器５０１において、５０２、
５０３、５０４はパルス制御回路、５１１はＡＮＤ回路
である。パルス制御回路５０２は、パルス除去／付加動
作を切り替える切替信号入力端子５１２と、カウンタ回
路５１３と、ＮＯＴ回路５１４と、ＡＮＤ回路５１５で
構成される。パルス制御回路５０３は、パルス除去／付
加動作を切り替える切替信号入力端子５１６と、カウン
ト・イネーブル端子を備えたカウンタ回路５１７と、Ｎ
ＯＴ回路５１８と、ＡＮＤ回路５１９で構成される。パ
ルス制御回路５０４は、パルス除去／付加動作を切り替
える切替信号入力端子５２０と、カウント・イネーブル
端子を備えたカウンタ回路５２１と、カウンタ・イネー
ブル端子とプリセット端子を備えたカウンタ回路５２２
と、ＡＮＤ回路５２３、５２４と、ＮＯＴ回路５２５で
構成される。なお、図１、４と同様の構成要素の説明は
省略した。
つ分周器であり、当該分周器５０１において、５０２、
５０３、５０４はパルス制御回路、５１１はＡＮＤ回路
である。パルス制御回路５０２は、パルス除去／付加動
作を切り替える切替信号入力端子５１２と、カウンタ回
路５１３と、ＮＯＴ回路５１４と、ＡＮＤ回路５１５で
構成される。パルス制御回路５０３は、パルス除去／付
加動作を切り替える切替信号入力端子５１６と、カウン
ト・イネーブル端子を備えたカウンタ回路５１７と、Ｎ
ＯＴ回路５１８と、ＡＮＤ回路５１９で構成される。パ
ルス制御回路５０４は、パルス除去／付加動作を切り替
える切替信号入力端子５２０と、カウント・イネーブル
端子を備えたカウンタ回路５２１と、カウンタ・イネー
ブル端子とプリセット端子を備えたカウンタ回路５２２
と、ＡＮＤ回路５２３、５２４と、ＮＯＴ回路５２５で
構成される。なお、図１、４と同様の構成要素の説明は
省略した。
【００３５】以上のように構成された分周器について、
以下実施例１、２、３と異なる動作いついて説明する。
以下実施例１、２、３と異なる動作いついて説明する。
【００３６】まず、パルス制御回路５０３において、パ
ルス制御回路５０２のパルス除去信号をカウンタ回路５
１７のカウント・イネーブル入力とすることで、パルス
制御回路５０２でパルス除去またはパルス付加の対象と
なる入力パルスは、カウンタ回路５１７でカウントされ
ず、パルス制御回路５０３の動作に影響しない。
ルス制御回路５０２のパルス除去信号をカウンタ回路５
１７のカウント・イネーブル入力とすることで、パルス
制御回路５０２でパルス除去またはパルス付加の対象と
なる入力パルスは、カウンタ回路５１７でカウントされ
ず、パルス制御回路５０３の動作に影響しない。
【００３７】一方、パルス制御回路５０４において、パ
ルス制御回路５０２、５０３のパルス除去信号出力の論
理積をＡＮＤ回路５１１でとり、カウンタ回路５２１、
５２２のカウント・イネーブル端子入力とすることで、
パルス制御回路５０２、５０３のいずれかでパルス除去
またはパルス付加の対象となるパルスは、カウンタ回路
５２１、５２２でカウントされず、パルス制御回路５０
４の動作に影響しない。
ルス制御回路５０２、５０３のパルス除去信号出力の論
理積をＡＮＤ回路５１１でとり、カウンタ回路５２１、
５２２のカウント・イネーブル端子入力とすることで、
パルス制御回路５０２、５０３のいずれかでパルス除去
またはパルス付加の対象となるパルスは、カウンタ回路
５２１、５２２でカウントされず、パルス制御回路５０
４の動作に影響しない。
【００３８】上記動作により、カウンタ回路５１３、５
１７、５２１、５２２の設定がそれぞれＭ１、Ｍ２、Ｍ
３、Ｃ３で、Ｍ３／Ｃ３を切り上げた整数をｎ３とおく
とき、すでにパルス除去およびパルス付加の対象となっ
たパルスは、後段のパルス制御回路の動作には影響せ
ず、分周器５０１の分周数は切替信号入力端子５１２、
５１６、５２０の入力にしたがって、２×Ｍ１／（Ｍ１
±１）×Ｍ２／（Ｍ２±１）×Ｍ３／（Ｍ３±ｎ）の値
をとる。
１７、５２１、５２２の設定がそれぞれＭ１、Ｍ２、Ｍ
３、Ｃ３で、Ｍ３／Ｃ３を切り上げた整数をｎ３とおく
とき、すでにパルス除去およびパルス付加の対象となっ
たパルスは、後段のパルス制御回路の動作には影響せ
ず、分周器５０１の分周数は切替信号入力端子５１２、
５１６、５２０の入力にしたがって、２×Ｍ１／（Ｍ１
±１）×Ｍ２／（Ｍ２±１）×Ｍ３／（Ｍ３±ｎ）の値
をとる。
【００３９】以上のように本実施例の分周器によれば、
カウント・イネーブル端子を備えたカウンタ回路で構成
されたパルス制御回路を用いることで、分周数が個々の
パルス制御回路を構成するカウンタ回路の設定値により
容易に表される多段構成の分周器を実現できる。
カウント・イネーブル端子を備えたカウンタ回路で構成
されたパルス制御回路を用いることで、分周数が個々の
パルス制御回路を構成するカウンタ回路の設定値により
容易に表される多段構成の分周器を実現できる。
【００４０】以上のように発明は、分周器にパルス除去
回路およびパルス付加回路を設けることで、分周数の分
母および分子をきめ細かく制御することができ、周波数
設定精度が高く、かつ、チャンネル切替時間の短いＰＬ
Ｌ周波数シンセサイザの実現を可能にするという効果を
有する。
回路およびパルス付加回路を設けることで、分周数の分
母および分子をきめ細かく制御することができ、周波数
設定精度が高く、かつ、チャンネル切替時間の短いＰＬ
Ｌ周波数シンセサイザの実現を可能にするという効果を
有する。
【図１】本発明の第１の実施例における分周器のブロッ
ク結線図
ク結線図
【図２】本発明の第１の実施例における分周器の動作タ
イミング図
イミング図
【図３】（ａ）本発明の第２の実施例における分周器の
ブロック結線図 （ｂ）本発明の第２の実施例における分周器の動作タイ
ミング図
ブロック結線図 （ｂ）本発明の第２の実施例における分周器の動作タイ
ミング図
【図４】本発明の第３の実施例における分周器のブロッ
ク結線図
ク結線図
【図５】本発明の第４の実施例における分周器のブロッ
ク結線図
ク結線図
【図６】（ａ）従来の分数の分周数をもつ分周器のブロ
ック結線図 （ｂ）従来の分数の分周数をもつ分周器の動作タイミン
グ図
ック結線図 （ｂ）従来の分数の分周数をもつ分周器の動作タイミン
グ図
１０１ 分周器
１０２ パルス制御回路
１０３ パルス除去回路
１０４ パルス付加回路
１０７ 切替信号入力端子
３０４ カウンタ回路
５１７ カウンタ回路
５２２ カウンタ回路
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−207123（ＪＰ，Ａ)
特開 昭52−18361（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 23/68
H03L 7/00
Claims (4)
- 【請求項１】 入力信号をカウントする設定周期Mのカ
ウンタと、パルス除去動作とパルス付加動作を切り替え
る信号を入力する切替信号入力端子と、前記切替信号入
力端子の入力で前記カウンタの出力を制御するゲート回
路を有するパルス制御回路と、前記パルス除去信号で制
御され入力信号のM個に１個の割合でパルスを除去した
信号を２分周した信号を出力するパルス除去回路と、 前記パルス付加信号を前記パルス除去回路の出力信号に
加えることでパルス付加を行なうパルス付加回路とを具
備し、 切替信号入力端子への入力信号で制御されて２×Ｍ／
（Ｍ−１）または２×Ｍ／（Ｍ＋１）の分数分周を行う
分周器 。 - 【請求項２】 入力信号をカウントする設定周期Mの第
１のカウンタと、前記第１のカウンタ出力を入力とする
プリセット端子を備え前記入力信号をカウントするMよ
り小さい値Cを設定周期とする第２のカウンタと、前記
第１、第２のカウンタの出力を合成し入力信号のM周期
にｎ（M/Cを切り上げした整数）個のパルス除去信号を
出力する加算器と、パルス除去動作とパルス付加動作を
切り替える信号を入力する切替信号入力端子と、前記切
替信号入力端子の入力に従い前記加算器の出力を制御す
るゲート回路を有するパルス制御回路と、前記パルス除
去信号で制御され入力信号のM個にｎ個の割合でパルス
を除去した信号を２分周した信号を出力するパルス除去
回路と、前記パルス付加信号を前記パルス除去回路の出
力信号に加えることでパルス付加を行なうパルス付加回
路とを具備し、 切替信号入力端子への入力信号で制御されて２×Ｍ／
（Ｍ−ｎ）または２×Ｍ／（Ｍ＋ｎ）の分数分周を行う
分周器 。 - 【請求項３】 複数のパルス制御回路と、前記パルス制
御回路のパルス除去信号出力を合成する加算器と、前記
パルス制御回路のパルス付加信号出力を合成する加算器
を備えたことを特徴とする請求項１または２記載の分周
器。 - 【請求項４】 カウント・イネーブル端子を備えたカウ
ンタでパルス制御回路が構成され、前段のパルス制御回
路のパルス除去信号出力を合成した信号を前記カウント
・イネーブル端子に入力することを特徴とする請求項３
記載の分周器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24784793A JP3435751B2 (ja) | 1993-10-04 | 1993-10-04 | 分周器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24784793A JP3435751B2 (ja) | 1993-10-04 | 1993-10-04 | 分周器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07106953A JPH07106953A (ja) | 1995-04-21 |
| JP3435751B2 true JP3435751B2 (ja) | 2003-08-11 |
Family
ID=17169551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24784793A Expired - Fee Related JP3435751B2 (ja) | 1993-10-04 | 1993-10-04 | 分周器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3435751B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4631006B2 (ja) | 2005-08-24 | 2011-02-16 | 独立行政法人情報通信研究機構 | Ｆｓｋ変調器の自動調整システム |
| JP4465458B2 (ja) | 2005-09-20 | 2010-05-19 | 独立行政法人情報通信研究機構 | 位相制御光ｆｓｋ変調器 |
-
1993
- 1993-10-04 JP JP24784793A patent/JP3435751B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07106953A (ja) | 1995-04-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR940007543B1 (ko) | 고속 프로그램가능 분주기 | |
| JP2853894B2 (ja) | 分周回路及びパルス信号作成回路 | |
| JPH0439690B2 (ja) | ||
| JPH03136520A (ja) | 可変分周回路 | |
| CN110830041A (zh) | 占空比50%的连续整数分频器及包括其的锁相环电路 | |
| JP3435751B2 (ja) | 分周器 | |
| US6108393A (en) | Enhanced prescaler phase interface | |
| JPH0411051B2 (ja) | ||
| CN108880532B (zh) | 一种基于特征状态反馈的整数和半整数分频器 | |
| JPH1198007A (ja) | 分周回路 | |
| JP2659186B2 (ja) | デイジタル可変分周回路 | |
| JP2641964B2 (ja) | 分周器 | |
| JP2543290B2 (ja) | 分周器 | |
| JPS5883435A (ja) | パルス・スワロ−分周回路 | |
| SU866748A1 (ru) | Делитель частоты следовани импульсов | |
| JP3049582B2 (ja) | パターン発生回路 | |
| JPH0237822A (ja) | 分周回路 | |
| JPS6138887B2 (ja) | ||
| JPS61176208A (ja) | Ｐｗｍ信号発生回路 | |
| JPS6019694B2 (ja) | 並列処理形信号変換回路 | |
| JPH04312016A (ja) | 分周器 | |
| JPH0691425B2 (ja) | Ｄ形フリップフロップを使用した分周回路 | |
| JPH03106223A (ja) | カウンタ回路 | |
| JPH0795047A (ja) | 分周回路 | |
| JPS6412414B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |