JPS61176208A - Ｐｗｍ信号発生回路 - Google Patents
Ｐｗｍ信号発生回路Info
- Publication number
- JPS61176208A JPS61176208A JP60015535A JP1553585A JPS61176208A JP S61176208 A JPS61176208 A JP S61176208A JP 60015535 A JP60015535 A JP 60015535A JP 1553585 A JP1553585 A JP 1553585A JP S61176208 A JPS61176208 A JP S61176208A
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- JP
- Japan
- Prior art keywords
- pulse
- clock
- frequency
- pulses
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Control Of Direct Current Motors (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はカウンタを使用したＰＷＭ信号発生回路に関す
る。
る。
従来のカウンタを使用したＰＷＭ信号発生回路において
は、キャリヤ周波数を一定にしてパルス幅の分解能を上
げるにはクロック周波数を高くしなければならず、高価
なカウンタを必要とする問題点があった。
は、キャリヤ周波数を一定にしてパルス幅の分解能を上
げるにはクロック周波数を高くしなければならず、高価
なカウンタを必要とする問題点があった。
本発明の目的は、周波数の低いクロックで高い分解能が
得られるＰＷＭ信号発生回路を提供することである。
得られるＰＷＭ信号発生回路を提供することである。
本発明は周波数がわずかに異なる２つのクロ、アクを使
用し、これら両クロックの所定のキャリヤ周期内の数を
カウントし、これらカウント値が設定値に等しくなると
パルスを発生するようにし、これら両パルスの一方のエ
ツジから一方のエツジまでをパルス幅とするパルスを発
生することにより、ＰＷＭ信号を得るものである。
用し、これら両クロックの所定のキャリヤ周期内の数を
カウントし、これらカウント値が設定値に等しくなると
パルスを発生するようにし、これら両パルスの一方のエ
ツジから一方のエツジまでをパルス幅とするパルスを発
生することにより、ＰＷＭ信号を得るものである。
本発明の原理を、クロック周波数４ （ＭＨｚ）と５（
ＭＨｚ）のクロック場合について第３図を参照して説明
する。
ＭＨｚ）のクロック場合について第３図を参照して説明
する。
両クロックは０番目のパルスがほぼ同時に立上るように
発生される。５ＭＨ２の１番目のクロ、アクで立上り、
４ＭＨｚの１番目のクロ・アクで立下がるパルスを作れ
ば０．０５μｓのパルス幅のノくルスが得られ、また、
５ ＭＨｚの２番目のクロ、ツクで立上がり、４ ＭＨ
ｚの２番目のクロックで立ち下がるノ々ルスを作れば（
１，１μｓのパルス幅の）くルスが得られる。このよう
に、キャリヤ周期毎にパルスの立上り、立下りのクロッ
クの番号を１ずつずらしてし）くことにより、０，０５
μｓ、０．１μｓ、 ０．１５μｓ 、０．２μｓ。
発生される。５ＭＨ２の１番目のクロ、アクで立上り、
４ＭＨｚの１番目のクロ・アクで立下がるパルスを作れ
ば０．０５μｓのパルス幅のノくルスが得られ、また、
５ ＭＨｚの２番目のクロ、ツクで立上がり、４ ＭＨ
ｚの２番目のクロックで立ち下がるノ々ルスを作れば（
１，１μｓのパルス幅の）くルスが得られる。このよう
に、キャリヤ周期毎にパルスの立上り、立下りのクロッ
クの番号を１ずつずらしてし）くことにより、０，０５
μｓ、０．１μｓ、 ０．１５μｓ 、０．２μｓ。
０．２５μｓとパルス幅が０．０５μｓずれたＰＷＭ信
号が得られる。最初のパルスが５ＭＨｚの１番目のクロ
ックで立上り、４ ＭＨｚの２番のクロックで立下り、
以後立上り、立下りのクロングの番号を１ずつずらして
いくことにより、０．３ｇｓ 、 ０．３５ｇ５．０．
４μｓ 。
号が得られる。最初のパルスが５ＭＨｚの１番目のクロ
ックで立上り、４ ＭＨｚの２番のクロックで立下り、
以後立上り、立下りのクロングの番号を１ずつずらして
いくことにより、０．３ｇｓ 、 ０．３５ｇ５．０．
４μｓ 。
０．４５μｓ 、０．５μｓのパルス幅のＰＷＭ信号が
得られる。
得られる。
以上より、本発明のＰＷＭ信号発生回路は、第１の周波
数のクロックパルスを入力し、所定のキャリヤ周期内の
クロックパルス数をカウントする第１のカウンタと、第
１の周波数より小さい第２の周波数のクロックパルスを
入力し、前記キャリヤ周期内のクロックパル数をカウン
トする第２のカウンタと、第１の設定値を保持する第１
の保持手段と、第１の設定値と等しいが第１の設定値よ
りも大きい第２の設定値を保持する第２の保持手段と、
第１．第２の設定値をそれぞれ第１、第２の保持手段に
設定する設定手段と、第１のカウンタによるカウント値
が第１の設定値に等しくなったときに第１のパルスを出
力する第１の一致回路と、第２のカウンタによるカウン
ト値が第２の設定値に等しくなったときに第２のパルス
を出力する第２の一致回路と、第１のパルスの一方のエ
ツジから第２のパルスの一方のエツジまでをパルス幅と
するパルスを出力するパルス発生回路を備えてなる。
数のクロックパルスを入力し、所定のキャリヤ周期内の
クロックパルス数をカウントする第１のカウンタと、第
１の周波数より小さい第２の周波数のクロックパルスを
入力し、前記キャリヤ周期内のクロックパル数をカウン
トする第２のカウンタと、第１の設定値を保持する第１
の保持手段と、第１の設定値と等しいが第１の設定値よ
りも大きい第２の設定値を保持する第２の保持手段と、
第１．第２の設定値をそれぞれ第１、第２の保持手段に
設定する設定手段と、第１のカウンタによるカウント値
が第１の設定値に等しくなったときに第１のパルスを出
力する第１の一致回路と、第２のカウンタによるカウン
ト値が第２の設定値に等しくなったときに第２のパルス
を出力する第２の一致回路と、第１のパルスの一方のエ
ツジから第２のパルスの一方のエツジまでをパルス幅と
するパルスを出力するパルス発生回路を備えてなる。
本発明の実施例について図面を参照して説明する。
第１図は本発明によるＰＷＭ信号発生回路の一実施例の
ブロック図で電動機のインバータに接続された状態が示
されている。
ブロック図で電動機のインバータに接続された状態が示
されている。
本実施例はキャリヤ周期が２（μｓ） （実際のキャ
リヤ周期は１００（μＳ）〜４００（μＳ）程度である
）で、最初にパルス幅が０．３（μＳ）のＰＷＭ信号を
発生する場合である。
リヤ周期は１００（μＳ）〜４００（μＳ）程度である
）で、最初にパルス幅が０．３（μＳ）のＰＷＭ信号を
発生する場合である。
カウンタ１，２はそれぞれ５ ＭＨｚ、 ４ ＭＨｚの
クロックをほぼ同時に入力し、キャリヤ周期２μｓ内の
クロック数をカウントする。レジスタ３，４にはＣＰＵ
７からの設定値が保持される。−数回路５は、カウンタ
１のカウント値がレジスタ３の設定値に等しくなったと
きにパルスを出力する。−数回路６はカウンタ２のカウ
ント値がレジスタ４の設定値に等しくなったときパルス
を出力する。
クロックをほぼ同時に入力し、キャリヤ周期２μｓ内の
クロック数をカウントする。レジスタ３，４にはＣＰＵ
７からの設定値が保持される。−数回路５は、カウンタ
１のカウント値がレジスタ３の設定値に等しくなったと
きにパルスを出力する。−数回路６はカウンタ２のカウ
ント値がレジスタ４の設定値に等しくなったときパルス
を出力する。
フリップフロップ８は一致回路５からパルスが出力され
ると立」ユリ、−数回路６からパルスが出力されると立
下るパルスを出力する。
ると立」ユリ、−数回路６からパルスが出力されると立
下るパルスを出力する。
次に、本実施例の動作を説明する。
まず、レジスタ３，４にＣＰＵ７から１″。
”２”が初期値としてそれぞれ設定される。そして、カ
ウンタ１，２に５ ＭＨｚ 、 ４ ＭＨｚのクロック
がそれぞれ入力し、動作を開始する。５ ＭＨｚの１番
目のクロックが入力すると、−数回路５からパルスが出
力されてフリップフロップ８がセットされ、４ ＭＨｚ
の２番目のクロックが入力すると一致回路６からパルス
が出力されてフリップフロップ８がリセットされ、０．
３μｓのパルス幅のＰＷＭ信号が出力される。この後、
レジスタ３，４の値はＣＰＵ７により更新されてそれぞ
れ２”、３″となる。したがって、次のキャリヤ周期で
は、−数回路５，６からはそれぞれ５ ＭＨｚの２番目
のクロック、４ ＭＨｚの３番目のクロックでパルスが
出力され、フリップフロップ８から０．３５μｓのパル
ス幅のＰＷＭ信号が出力される。この後、レジスタ３．
４の値はＣＰＵ７により更新され、それぞれ”３″、”
４ｎとなり、次のキャリヤ周期ではフリップフロップ８
から０．４μｓのパルス幅のＰＷＭ信号が出力される。
ウンタ１，２に５ ＭＨｚ 、 ４ ＭＨｚのクロック
がそれぞれ入力し、動作を開始する。５ ＭＨｚの１番
目のクロックが入力すると、−数回路５からパルスが出
力されてフリップフロップ８がセットされ、４ ＭＨｚ
の２番目のクロックが入力すると一致回路６からパルス
が出力されてフリップフロップ８がリセットされ、０．
３μｓのパルス幅のＰＷＭ信号が出力される。この後、
レジスタ３，４の値はＣＰＵ７により更新されてそれぞ
れ２”、３″となる。したがって、次のキャリヤ周期で
は、−数回路５，６からはそれぞれ５ ＭＨｚの２番目
のクロック、４ ＭＨｚの３番目のクロックでパルスが
出力され、フリップフロップ８から０．３５μｓのパル
ス幅のＰＷＭ信号が出力される。この後、レジスタ３．
４の値はＣＰＵ７により更新され、それぞれ”３″、”
４ｎとなり、次のキャリヤ周期ではフリップフロップ８
から０．４μｓのパルス幅のＰＷＭ信号が出力される。
なお、レジスタ３，４に設定する設定値をいろいろ変え
、あるいは一定にすることにより種々のＰＷＭ信号が得
られる。
、あるいは一定にすることにより種々のＰＷＭ信号が得
られる。
次表は、クロックの周波数’ｌ ＋ｆ２の組合せと、そ
れに対する分解能（パルス幅を変えられる最小の幅）△
ｆ９等価なりロック信号の周波数ｆｏ、キャリヤ周期ｆ
ｃ（ｎ：整数）を示している。
れに対する分解能（パルス幅を変えられる最小の幅）△
ｆ９等価なりロック信号の周波数ｆｏ、キャリヤ周期ｆ
ｃ（ｎ：整数）を示している。
以上説明したように、本発明は周波数が異なる２つのク
ロックを使用し、これら両クロックの所定のキャリヤ周
期内の数をカウントし、これらカウント値が設定値に等
しくなるとパルスを発生するようにし、これら両パルス
の一方のエツジから一方のエツジまでをパルス幅とする
パルスを発生することによりＰＷＭ信号を発生するもの
であるので、周波数の低いクロックで高い分解能が得ら
れる。
ロックを使用し、これら両クロックの所定のキャリヤ周
期内の数をカウントし、これらカウント値が設定値に等
しくなるとパルスを発生するようにし、これら両パルス
の一方のエツジから一方のエツジまでをパルス幅とする
パルスを発生することによりＰＷＭ信号を発生するもの
であるので、周波数の低いクロックで高い分解能が得ら
れる。
第１図は本発明によるＰＷＭ信号発生回路の一実施例の
ブロック図、第２図は第１図の動作を示すタイムチャー
ト、第３図は本発明の原理を示す図である。 ■、２：カウンタ ３，４：レジスタ ５．６：−数回路 ７：ＣＰＵ ８：フリップフロツプ
ブロック図、第２図は第１図の動作を示すタイムチャー
ト、第３図は本発明の原理を示す図である。 ■、２：カウンタ ３，４：レジスタ ５．６：−数回路 ７：ＣＰＵ ８：フリップフロツプ
Claims (1)
- 【特許請求の範囲】 第１の周波数のクロックパルスを入力し、所定のキャリ
ヤ周期内のクロックパルス数をカウントする第１のカウ
ンタと、 第１の周波数より小さい第２の周波数のクロックパルス
を入力し、前記キャリヤ周期内のクロックパル数をカウ
ントする第２のカウンタと、第１の設定値を保持する第
１の保持手段と、第１の設定値以上の第２の設定値を保
持する第２の保持手段と、 第１、第２の設定値をそれぞれ第１、第２の保持手段に
設定する設定手段と、 第１のカウンタによるカウント値が第１の設定値に等し
くなったときに第１のパルスを出力する第１の一致回路
と、 第２のカウンタによるカウント値が第２の設定値に等し
くなったときに第２のパルスを出力する第２の一致回路
と、 第１のパルスの一方のエッジから第２のパルスの一方の
エッジまでをパルス幅とするパルスを出力するパルス発
生回路を備えてなるＰＷＭ信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015535A JPS61176208A (ja) | 1985-01-31 | 1985-01-31 | Ｐｗｍ信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015535A JPS61176208A (ja) | 1985-01-31 | 1985-01-31 | Ｐｗｍ信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61176208A true JPS61176208A (ja) | 1986-08-07 |
Family
ID=11891499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60015535A Pending JPS61176208A (ja) | 1985-01-31 | 1985-01-31 | Ｐｗｍ信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61176208A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009290473A (ja) * | 2008-05-28 | 2009-12-10 | Nec Electronics Corp | Ｐｗｍ制御装置及びパルス波形制御方法 |
| JP2013187651A (ja) * | 2012-03-07 | 2013-09-19 | Toyota Central R&D Labs Inc | パルス幅変調信号出力装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5111126A (ja) * | 1974-07-17 | 1976-01-29 | Mitsubishi Electric Corp |
-
1985
- 1985-01-31 JP JP60015535A patent/JPS61176208A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5111126A (ja) * | 1974-07-17 | 1976-01-29 | Mitsubishi Electric Corp |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009290473A (ja) * | 2008-05-28 | 2009-12-10 | Nec Electronics Corp | Ｐｗｍ制御装置及びパルス波形制御方法 |
| JP2013187651A (ja) * | 2012-03-07 | 2013-09-19 | Toyota Central R&D Labs Inc | パルス幅変調信号出力装置 |
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