JPH0237822A

JPH0237822A - 分周回路

Info

Publication number: JPH0237822A
Application number: JP18870688A
Authority: JP
Inventors: Katsushi Tamura; 田村　克志; Hisao Tateishi; 立石　久男; Toshiyuki Ueda; 敏之上田; Yuichi Kawakami; 雄一川上
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-07-27
Filing date: 1988-07-27
Publication date: 1990-02-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、分周回路に関し、特に、分周比を小狡の範囲
まで設定することのできる分周回路に関、Ｔ″る。

〔従来の技術〕

従来の分周回路は、トグル・フリップ・フロップやプリ
セット機能を有するカウンタを用いるものが一般的であ
る。第５図（ａ＞は、トグル・フリップ・フロップを用
いた分周回路の例で、トグル・フリップ・７０ツブを２
個用いている。

トグル・フリップ・フロップ５１．５２は、入力Ｔに立
ち上がりエツジが入力される毎に出力Ｑの値が反転する
のものである。従って、入力クロック５０１とトグル・
フリップ・フロップ５１゜５２の出力クロック５０２．
５０３との関係は、第５図（ｂ）のようになる。従って
、この分周回路は４分周回路となっていることがわかり
、トグル・フリップ・フロップをＮ個用いた分周回路の
分周比は２Ｎとなることは容易に類推できる。

第６図（ａ）は、同期プリセット機能を有するダウンカ
ウンタ６０５を用いた分周回路の例で、カウンタの出力
値６０４が０″の区間でボロー出力６０２を出力し、ま
たプリセット信号入力ＰＳがアクティブの時クロック入
力６０１に立ち上がりエツジが入力されると、プリセッ
ト値６０３がカウンタ出力６０４に出力されるものであ
る。

本例ではカウンタのビット数を２、プリセット値６０３
を３として説明することにする。

第６図（ｂ）は、第６図（ａ）の動作を示すタイミング
図である。

ボロー出力６０２の周期は、入力クロック６０１の４周
期分となっている。つまり、第６図（ａ）は４分周回路
を構成していることになり、同期プリセット式ダウンカ
ウンタを用いた分周回路の分周比は、プリセット値をＭ
とするとＭ＋１となることがわかる。

〔発明が解決しようとする課題〕

上述した従来の分周回路は分周比が整数であるために出
力クロックの周期を分周比を変えて制御する場合の最小
の周波数変化量は、分周回路の入力クロックの一周期分
となる。従って、より細かい精度で出力クロックの周期
を変化させない場合は、分周回路の入力クロックの周期
をより短く、つまり周波数をより高くする必要があるの
で、分周回路の動作周波数の限界により出力クロックの
周期制御の精度には限度がある。また周波数の高い入力
クロックを用いれば、それだけトグル・フリップ・フロ
ップの個数や、カウンタのビット数が多く必要となるの
で回路規模も大きくなってしまうという欠点がある。

〔課題を解決するための手段〕

本発明の分周回路は、分周比が可変である分周器と、分
周器の出力を８個カウントするカウント手段と、前記カ
ウント手段のカウント値によって前記分周器の分周比を
制御する手段とを有している。

〔実施例〕

第１図は本発明の一実施例のブロック図である。

分周器１１は入力クロック１０１を分周比生成回路１３
によって生成されな分周比で分周する回路である。カウ
ンタ回路１２は分周回路１１の出力クロックをＮ−１個
カウントしたら出力値がクリアされるＮ進カウンタであ
る。分周比生成回路１３はカウンタ回路１２のカウント
値と固定値を入力して、適当な分周比を分周回路１１に
出力する回路である。

ここで説明を具体的にするためにＮの値を４とする。第
２図は第１図における分周比生成回路１３をＮ＝４の場
合についてより具体的に示したブロック図である。

デコーダ回路２１．２２は入力ＩＮＯ，ＩＮＩと出力０
ＵＴＯ〜０ｔＪＴ３との関係が次表の様になる回路であ
る。

第３図（ａ）〜（ｃ）は本実施例の動作を示すタイミン
グ図である。

第３図（ａ）は全加算器２３の入力にはＭが、デコーダ
回路２２には固定値１が入力されている場合を示してい
る。第２図の構成によりカウンタ回路１２の出力値が３
の時だけ全加算器２３のＣＹ大入力１が入力されるので
、全加算器２３の出力がＭ＋１となりそれ以外の時はＭ
となる。この値が分周比として分周器１１に入力される
ことになる。以上より分周器１１が４クロツク出力する
までに入力クロックは４Ｍ＋１個入力されることになる
。従って、平均しな分周比はＭ＋（１／４）という値に
なる。

同様にして第３図（ｂ）はデコーダ回路２２に固定値２
が入力されている場合で分周比はＭ＋（２／４）、第３
図（ｃ）はデコーダ回路２２に固定値３が入力されてい
る場合で分周比はＭ＋（３／４）となる。

第４図は本発明の分周比生成回路のブロック図である。

全体のブロック構成は第１図と同様である。

Ｎ＝４の時は全加算器４１は２ビツト構成で２つの入力
値の和が４以上の時キャリーが出力される。全加算器４
２は第２区の全加算器２３に相当するもので、分周器１
１に分周比を出力する。動作及びタイミング図等はデコ
ーダ回路２２の固定値の入力を全加算器４１の固定値の
入力に置き換えると第１図と全く同様となる。

但し、本図は全加算器４１のキャリー出力を用いる構成
となっているためにＮの値が２のべき乗の時だけ有効で
ある。この制限の基でＮの値が２倍になった時、第１図
では分周比生成回路の部品数が約２倍になるのに対し、
本図では全加算基４１のビット数を１ビツト増加させる
だけで良いので回路が小さくなるという利点がある。

〔発明の効果〕

以上説明したように本発明は、分周器の出力クロックを
カウントする回路と、カウント回路の出力値に応じて適
当な分周比を分出器に出力する回路を設けることにより
、分周比を小数の範囲までとれるので、低い周波数の入
力クロックでより高い精度の周波数制御ができるという
効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
第１図の分周比生成回路を具体的に示した′ブロック図
、第３図（ａ）〜（ｃ）は本発明の詳細な説明するため
のタイミング図、第４図は本発明の第２の実施例の分周
比生成回路の部分のブロック図、第５図（ａ）、（ｂ）
は従来の第１の例を示す回路図およびタイミング図、第
６図（ａ）、（ｂ）は従来の第２の例を示す回路図およ
びタイミング図である。１１・・・分周器、１２・・・カウンタ回路、１３・・
・分周比生成回路、２１．２２・・・デコーダ回路、２
３・・・全加算器、２４，２５．２６．２７・・・ＡＮ
Ｄ回路、２８．２９・・・ＯＲ回路、４１．４２・・・
全加算器、５１．５２・・・トグル・フリップ・フロッ
プ、５０１・・・入力クロック、５０２・・・トグル・
フリップ・フロップ５１の出力、５０３・・・トグル・
フリップ・フロップ５２の出力、６０１・・・入力クロ
ック、６０２・・・ボロー出力、６０３・・・プリセッ
ト値、６０４・・・カウンタ出力値、６０５・・・ダウ
ンカラン代理人　升埋士　内　原　　１買第１図第４図（ｂ”）の出力りａ、り１０３第５図

Claims

【特許請求の範囲】

分周比が可変できる分周器と、前記分周器の出力を計測
する計測手段と、前記計測手段の計測値と外部より入力
される所定の設定値とを全加算する加算器とを少くとも
有し、全加算器の出力値で、前記分周器の分周比を設定
し、前記分周器の出力を全体の出力とすることを特徴と
する分周回路。