JPH03132214A - 可変分周器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はコードレス電話や、無線機・通信機器等に利用
される可変分周器に関するものである。

従来の技術 可変分周器は携帯用電話や、コードレス電話をはじめマ
ルチアクセスが必要な無線機・通信機器に不可欠なもの
でアシ、比較的に高い周波数（例えばＩＧＨｚ程度）を
可変分周するために従来よりシリコン・バイポーラＩＣ
等が使用されてきた。

また最近は、情報網の発達により機器の小型・軽量化・
低消費電力化が重要視され、それらを構成する部品にも
集積化が強く要求されるよう罠なってきた。

以下、図面を参照しながら従来の可変分周器の動作につ
いて説明する。

第３図は、可変分周器の分周動作の一例である。

この例では可変分周器はＮ分周と（Ｎ＋１）分局の動作
をしている。このそれぞれの期間の組み合わせで、精密
に分周時間を設定することにより局部発振器を制御し、
結果的に周波数を精密に設定することが出来る。第４図
は分周周波数の制御の例を示したものである。同図囚は
分周器出力、（Ｂ）は分周数制御信号、（Ｏは分周周波
数を１回増やすためのトリガ信号である。（Ｎ＋１）分
局回数を指定するときには、その回数分の分周周波数を
出力側カウンタで数え、その回数を数えている期間だけ
同図（Ｂ）のように制御信号を分周器に送る。分周器で
はその信号を受は取った場合、（Ｃ’）のトリガ信号を
発生し、入力信号を１回だけ多くカウントする。１回だ
け多くカウントするには多くの方法があるが、その１例
を第５図に示す。多くは１回多くカウントするのではな
く、フリップ・フロップのような回路で同図囚の入力パ
ルスを同図の）のトリガ信号で同図（Ｏの波形を発生さ
せ、入カバルス囚とのＯＲ（論理式で和を取る）を取り
、同図００波形を作る。その後、後ろの分周回路で同数
回（Ｎ回）カウントすることによシ、分周回数に比例し
た時間のパルスを出力している。第６図に分周回路のブ
ロック回路を示す。６１はＤ型のフリップフロップによ
り第５図０３）のトリガ信号が入力されたとき第５図（
０の波形を発生させる回路であ秒、トリガ信号Ｂが無い
ときには入力パルスはそのまま通過する。６２はトグル
型のフリップフロップによるＮ分周回路（Ｎは２の整数
倍）である。

６３は（Ｎ＋１）分局の回数を数えるカウンタ、６４は
２つの入力のＡＮＤ　（論理積）を出力する回路であり
、カウンタ６３とＮ分周出力とのＡＮＤ　（論理積）を
とって第４図（０の波形を発生させ、波形発生回路６１
に入力し、上述の動作をさせるものである。

発明が解決しようとする課題 しかしながら、このような回路形式では可変分周器が誤
動作をしないためには、入力クロックの１／２パルスの
時間以内に制御信号が立ち上がらねばならず、入力クロ
ック周波数が数百ＭＨｚ以上に高速になってくると第６
図のカウンタ６３の出力波形に遅延が生じてしまい、誤
動作の原因となる。第７図にその例を示す。同図（４）
〜（Ｑは第４図と同様にそれぞれ正常動作時の分周器の
出力、（Ｎ＋１）分周期間、トリガ信号である。同図（
２）は第６図におけるカウンタ６３での遅延した出力で
あり、この信号と分周器出力とのＡＮＤをとった信号が
同図［Ｆ］である。信号■をトリガ信号にして分周器を
動作させると同図面のように（Ｎ＋１）分局期間が１回
増え、誤動作をしてしまう。この誤動作はカラ／り６３
の遅延時間が入力クロックの１パルス以上になると発生
するため、カウンタ６３の動作周波数で全体の性能がか
かわってくると言う課題があった。

本発明は以上のような課題を解決し、分周器出力のカウ
ンタの遅延時間が大きくても誤動作が発生しないように
する事を目的としたものである。

課題を解決するための手段 上記目的を達成するため、本発明の技術的手段は、分周
器の出力は立ち上がり又は立ち下がりでカウントし、分
周器への可変制御入力は分周器出力の立ち下が９又は立
ち上がりのタイミングで制御するようにしたものである
。

作用 本発明は、上記構成により、カウンタからの出力波形が
遅れても分周器の制御信号パルス数は必要な数だけしか
出力しないように作用し、上述のような誤動作を無くし
たものである。この場合、誤動作しない最大遅延時間は
分周された出力パルスの１／２の期間までとなり、実用
上はとんど問題にならなくなる。

実施例 以下、図面を参照しながら本発明の一実施例について説
明する。

第１図は本発明の一実施例におけるブロック図で、１１
は分周数を制御信号によって制御する制御回路、１２は
Ｎ分周器（Ｎは２０階乗）、１３は分周器出力を数える
カウンタ、１４はＡＮＤ　（論理積ン回路、１５は信号
反転回路である。なお、第２図はそのときの分周数のタ
イミングを示している。

上記構成において、第２図囚は分周器１２の出力、同図
（Ｂ）は分周器出力の立ち上がりでカウントアツプし、
　（Ｎ＋１）分周期間を設定する第１図のカウンタ１３
の出力、同図（Ｑは分周数を制御する制御信号で、第１
図のＡＮＤ回路１４の出力制御信号を示す。この制御信
号は第４図、第７図の制御信号に比較してトリガ位置が
変化している。同図田）はカウンタ１３の出力信号に遅
延が無い場合であるが、遅延の発生した場合の波形を同
図（２）に示す。本実施例では制御信号のトリガを分周
器１２の立ち下がりで生成するため、制御信号はカウン
タ１３の出力信号と分周器１２の出力を信号反転回路１
５で反転させた信号とのＡＮＤ　（論理積）した同図■
の信号としている。この信号■によって分周器１２の出
力■は立ち下がった部分の分周回数が（（Ｎ／２）＋１
１となり、（Ｎ＋１）分周の指定期間に対応する信号出
力となる。このことは同図面が同図囚と全く等しい信号
となることからも明確である。

このようにカウンタ１３は立ち上がりで動作させ、分周
数の制御は分周出力の立ち下がり期間で行うことにより
、カウンタ１３の出力が遅延しても正常動作をさせるこ
とができる。

なお、以上の実施例では個々の回路は高速で動作させる
ことを前提にしているため、従来通りバイポーラ・トラ
ンジスタにより構成されているが、本発明では遅延時間
が許容できるため０Ｍ０８回路を用いて構成しても可能
となる。また、本実施例ではカウンタ１３は立ち上がり
で、制御信号は立ち下がりで説明したが、この関係は逆
になっても差し支えないし、カウンタ１３を複数個に分
割して。

結果的に本発明のタイミング関係を生成しても差し支え
ない。

発明の効果 以上のように本発明は、分周器の出力は立ち上がり又は
立ち下がシでカウントし、分周器への可変制御入力は分
周器出力の立ち下がり又は立ち上がりのタイミングで制
御することによシ、カウンタの遅延時間を許容できるた
め、誤動作を防止すると共に０Ｍ０８回路でも構成でき
るため、消費電力の点でも有利となり、その効果は大き
い。

【図面の簡単な説明】

第１図は本発明の一実施例における可変分周器のブロッ
ク結線図、第２図は同可変分周器の要部波形図、第３図
、第４図、第５図、第７図は従来の可変分周器の要部波
形図、第６図は従来の可変分周器のブロック結線図であ
る。 １１・・・分周制御回路、１２・・・Ｎ分周回路、１３
・・・分周出力のカウンタ、１４・・・ＡＮＤ　（論理
積）回路、１５・・・反転回路。

Claims (3)

【特許請求の範囲】
1. （１）局部発振信号を分周する分周器と、その出力をカ
   ウントし、前記分周器の分周数を可変制御するカウンタ
   と、分周数を可変する制御回路と、分周出力を反転させ
   る反転回路と、信号の論理積を取るＡＮＤ回路とを具備
   し、前記分周器の出力は立ち上がりあるいは立ち下がり
   でカウントし、前記分周器への可変制御入力は分周器出
   力の立ち下がりあるいは立ち上がりのタイミングで制御
   する可変分周器。
2. （２）制御回路は論理回路を用いて構成した請求項１記
   載の可変分周器。
3. （３）制御回路は複数のカウンタで構成し、タイミング
   信号を発生させる請求項１記載の可変分周器。