JPH0255976B2 - - Google Patents

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JPH0255976B2
JPH0255976B2 JP56501129A JP50112981A JPH0255976B2 JP H0255976 B2 JPH0255976 B2 JP H0255976B2 JP 56501129 A JP56501129 A JP 56501129A JP 50112981 A JP50112981 A JP 50112981A JP H0255976 B2 JPH0255976 B2 JP H0255976B2
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signal
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frequency
prescaler
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JP56501129A
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JPS57500134A (ja
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Uiriamu Jei Oomuzu
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Motorola Inc
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Publication date
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Publication of JPH0255976B2 publication Critical patent/JPH0255976B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H03L7/193—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number the frequency divider/counter comprising a commutable pre-divider, e.g. a two modulus divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
    • H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
    • H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
    • H03K23/667—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by switching the base during a counting cycle

Description

請求の範囲 １ 基準信号を発生する基準信号源と、 信号源に結合した第１の入力、第２の入力およ
び１つの出力を有し、第１および第２の入力にお
いて受信した信号の位相差を表わす制御信号を出
力において発生する位相比較器と、 位相比較器制御信号に応答して信号制御発振器
の出力において周波数ｆの発振器信号を発生する
信号制御発振器とを含む周波数合成器であつて、 信号制御発振器の発振器信号を除数NTで分周
し、分周された信号を位相比較器の第２の入力へ
印加するループ分周回路によつて特徴づけられ、
かつ 前記ループ分周回路は、信号制御発振器の信号
を２つの所定の整数の除数ＭおよびM′のうちの
１つによつて分周し、かつ分周された出力信号を
発生する第１のプリスケーラと、 第１のプリスケーラからの出力信号をカウント
するカウンタ回路であつて、前記カウンタ回路が
イネーブルにされて一定の信号パルス数Ｃを表わ
すＣ信号がカウントされた時出力信号を発生する
カウンタ回路と、 第１のプリスケーラの出力信号を２つの所定の
整数の除数ＰおよびP′のうちの１つで分周し、分
周された出力信号を発生する第２のプリスケーラ
と、 第２のプリスケーラの出力信号を分周して１つ
の出力において周波数ｆ／NTの出力信号を発生
させる、第２のプリスケーラに結合された分周回
路と、及び、 第１のプリスケーラが出力信号をM′によつて
分周している時にはカウンタ回路がイネーブルに
され、カウンタ回路からの出力信号に応答して、
第１のプリスケーラは、その除数M′からその除
数Ｍまで駆動されるようになされ、かつ分周回路
の出力信号に応答して、第１のプリスケーラが、
その除数Ｍからその除数M′まで駆動されるよう
になされた第１のプリスケーラ及びカウンタ回路
を制御する手段とを含むことを特徴とする、多重
２係数プリスケーラを用いた周波数合成器。
２ 分周回路は、 第２のプリスケーラの分周された出力信号を除
数Ａによつて分周する第１の回路と、 第２のプリスケーラの分周された出力信号を除
数Ｂによつて分周する第２の回路と、 第２のプリスケーラ及び分周回路を制御して、
第２のプリスケーラの分周された出力信号を除数
Ａ及びＢで交互に分周し、Ｂによる除算が行われ
ている間第１の分周回路がプリセツトされ、Ａに
よる除算が行われている間第２の分周手段がプリ
セツトされているようになされた論理であつて、
除数Ａから除数Ｂへの切換えが行われると第２の
プリスケーラをその除数P′からその除数Ｐまで駆
動し、除数Ｂから除数Ａの切換えが行われると第
２のプリスケーラをその除数ＰからそのP′まで駆
動する回路を具える、論理とからなることを特徴
とする請求の範囲第１項記載の多重２係数プリス
ケーラを用いた周波数合成器。
３ 位相比較器の出力及び信号制御発振器に結合
されていて、位相比較器からの制御信号を処理し
てろ波された制御信号を発生させ、ろ波された制
御信号を信号制御発振器へ印加する、フイルタ回
路を更に含むことを特徴とする請求の範囲第１項
記載の多重２係数プリスケーラを用いた周波数合
成器。
発明の背景 本発明は、一般的には電子信号処理技術に関
し、特に多重２係数プリスケーラを用いた周波数
合成器（シンセサイザ）に関する。
先行技術の説明 デジタル周波数合成器は、制御発信器信号をル
ープ分周器で分周する標準的な位相同期ループ回
路を一般に用いている。ループ分周器の出力はフ
イードバツクされ、位相比較器において基準周波
数と比較される。位相比較器は制御信号を発生さ
せ、次にこの信号は制御発振器へ結合され、それ
により制御発振器から所望する周波数を有する出
力信号を与える。ループ分周器はｎ次入力パルス
ごとにそれに応答して出力信号を発生し、それに
よつて入力周波数をｎで分割する。従つて、
VCOの出力周波数は、基準周波数のＮ倍にロツ
クされる（即ち、FVCO＝NT×FREF）。
基準周波数は所望するVCO周波数増分によつ
て決定される。このことは無線通信技術において
特に重要である。その理由は、チヤネルスペーシ
ングが基準周波数と関係があるからである。より
小さい増分が必要な場合には、基準周波数を低く
しなければならない。しかし基準周波数が低くな
ると、短期安定性が低下し、位相雑音が増える。
デジタル周波数合成器（Synthesizer）に用い
られている従来の技術は、ループ分周器として１
個のプログラマブル分周器を用いている。この方
法は高周波（VHF）で用いられる合成器におい
ては非常に重大な問題をかかえている。高周波合
成器に適した分周器は、合成器のその他の部分と
のインターフエースを困難にする高速論理を用い
た大きな分周器を必要とし、大きなチツプサイズ
を要するので統一体にまとめるのに非常に金がか
かる。更に重大な欠点は、そのようなループ分周
器は非常に多くの電流をとり出すので、移動型又
は携帯型応用例には不適当になつている。
これらの諸問題を解決する１つの方法は、高速
プリスケーラを前段とし、後段に低速プログラマ
ブルカウンタを使用することである。こうすると
ループ分周器の大部分に対して比較的低速の論理
を使用することが可能になり、価格と電流ドレイ
ンを下げることができる。しかし、重大な欠点
は、固定プリスケーラを用いたループ分周器は、
プリスケーラ係数の倍数に等しい増分についての
み再プログラムできるということである。無線通
信応用例においては、このためプリスケーラカウ
ント係数によつて分割した所望のチヤネルスペー
シングに等しくなければならない基準周波数の低
下が必要となる。できるだけ高い基準周波数を有
することが望ましいことであり、基準周波数はチ
ヤネルスペーシングより高くすることはできない
ので、基準周波数をチヤネルスペーシングと同じ
に保つことが有利である。
この問題に対処するため、高速２係数プリスケ
ーラと２つのプログラマブルカウンタを用いる別
の技術が開発されている。第１のカウンタは、２
係数プリスケーラの出力を数NPによつて分割す
るようにプログラムされている。しばしば“スワ
ロー（swallow）カウンタ”と呼ばれている第２
のカウンタは、２係数プリスケーラの出力をNP
より小さい数NSによつて分割するようにプログ
ラムされている。制御発振器の出力は第１の係数
Ｐ＋１をもつプリスケーラによつて除算され、両
方のカウンタに印加される。両方のカウンタのカ
ウントが数NSに達すると、スワローカウンタは
２係数プロスケーラを新らしい係数Ｐへ動かす。
次にプリスケーラの出力は第１のカウンタにより
引き続き除算される。カウントNPの終りに、カ
ウンタはリセツトされねばならない。ループ分周
器の総除数NTは、1974年にモトローラ社が出版
したモトローラマクモス（Mc MOSS）ハンドブ
ツクの1003頁に論じてあるように下記の式によつ
て与えられる。
NT＝（Ｐ＋１）Ａ＋Ｐ（NP−Ａ）＝PNP＋Ａ 上記の式において、２係数プリスケーラによる
方法は、Ａの値を再プログラムするだけで１の増
分における分割比を変えることができ、それによ
つて基準周波数とチヤネルスペーシングを等しく
することができることが判る。
高周波（VHF）合成器の場合には、この２係
数プリスケーラによる方法でも高速論理を用いた
大型プリスケーラを必要とする。この結果、この
方法は電流ドレインが大きくなり価格が高くな
る。従つて、高周波（VHF）の合成器の場合で
も、引き出す電流が少なく、製造費の安い高周波
合成器を提供することが望ましい。
発明の要約 本発明の目的は、高周波（VHF）無線通信応
用例に特に適した多重２係数プリスケーラを用い
た周波数合成器を提供することである。
本発明のもう１つの目的は、多重２係数プリス
ケーラを用いた改良された周波数合成器を提供す
ることである。
簡単に説明すると、本発明の１つの実施例によ
ると、ループ分周機能の一部として２つの２係数
プリスケーラを用いる結果高周波（VHF）で動
作できる改良された周波数合成器が提供されてい
る。この周波数合成器では、基準信号が位相比較
器の第１入力へ印加される。次にこの基準信号は
位相比較器の第２入力へ印加された信号と比較さ
れ、これら２つの信号間の位相差を表わす制御信
号が発生する。次にこの制御信号は信号制御発振
器へ印加され、この発振器は制御信号に応答して
周波数の発振器信号を発生させる。次に周波数
の制御発振器信号は、除数NTでこの制御発振
器信号を分周するためにプログラマブル分周器へ
印加される。プログラマブル分周器は、２つの所
定の整数の除数ＭおよびM′のうちの１つによつ
て制御発振器信号を分周するための第１プリスケ
ーラを具えている。次に第１プリスケーリング手
段の出力はカウンタ回路においてカウントされる
ので、そのカウンタが所定の信号パルス実行数を
カウントした時に出力信号が発生する。更に、第
１プリスケーラの出力は、２つの所定の整数の除
数ＰおよびP′のうちの１つによつて分周するため
の第２プリスケーラへ印加される。次に第２プリ
スケーラの分周された出力は分周器へ印加される
ので、その分周器の出力信号は周波数／NTの
信号となる。制御回路は第１プリスケーラとカウ
ンタ回路を制御して、第１プリスケーラがその除
数Q′によつて入力信号を分周しつつある時には
カウンタ回路が使用可能になるようにし、第１プ
リスケーラが第１カウンタ回路からの出力信号に
応じてその除数Q′からその除数Ｑまで駆動され、
第１プリスケーラが分周回路からの出力信号に応
答してその除数Ｑからその除数Q′まで駆動され
るようにする。
上述した本発明は、合成器が高周波（VHF）
で作動できるようにするために１つの大型高速プ
リスケーラの必要をなくすことが判る。これは、
第１プリスケーラだけが高周波（VHF）で作動
できるようにする必要があるということの結果で
ある。この総合的結果として、高すぎる製造費と
大きすぎる電流ドレインなしに高周波（VHF）
で作動でき、しかも一方で基準周波数に等しい周
波数増分でプログラムできる能力を保持している
改良された周波数合成器が提供される。従つて、
それは高周波の移動型および携帯型無線応用例に
非常に適している。
本発明の構成を説明すると下記に示す通りであ
る。即ち、本発明は、 基準信号を発生する基準信号源と、 信号源に結合した第１の入力、第２の入力およ
び１つの出力を有し、第１および第２の入力にお
いて受信した信号の位相差を表わす制御信号を出
力において発生する位相比較器と、 位相比較器制御信号に応答して信号制御発振器
の出力において周波数の発振器信号を発生する
信号制御発振器とを含む周波数合成器であつて、 信号制御発振器の発振器信号を除数NTで分周
し、分周された信号を位相比較器の第２の入力へ
印加するループ分周回路によつて特徴づけられ、
かつ 前記ループ分周回路は、信号制御発振器の信号
を２つの所定の整数の除数ＭおよびM′のうちの
１つによつて分周し、かつ分周された出力信号を
発生する第１のプリスケーラと、 第１のプリスケーラからの出力信号をカウント
するカウンタ回路であつて、前記カウンタ回路が
イネーブルされて一定の信号パルス数Ｃを表わす
Ｃ信号がカウントされた時出力信号を発生するカ
ウンタ回路と、 第１のプリスケーラの出力信号を２つの所定の
整数の除数ＰおよびP′のうちの１つで分周し、分
周された出力信号を発生する第２のプリスケーラ
と、 第２のプリスケーラの出力信号を分周して１つ
の出力において周波数／NTの出力信号を発生
させる、第２のプリスケーラに結合された分周回
路と、及び、 第１のプリスケーラが出力信号をM′によつて
分周している時にはカウンタ回路がイネーブルに
され、カウンタ回路からの出力信号に応答して、
第１のプリスケーラは、その除数M′からその除
数Ｍまで駆動されるようになされ、かつ分周回路
の出力信号に応答して、第１のプリスケーラが、
その除数Ｍからその除数M′まで駆動されるよう
になされた第１のプリスケーラ及びカウンタ回路
を制御する手段とを含むことを特徴とする、多重
２係数プリスケーラを用いた周波数合成器として
の構成を有するものであり、或いはまた、 分周回路は、 第２のプリスケーラの分周された出力信号を除
数Ａによつて分周する第１の回路と、 第２のプリスケーラの分周された出力信号を除
数Ｂによつて分周する第２の回路と、 第２のプリスケーラ及び分周回路を制御して、
第２のプリスケーラの分周された出力信号を除数
Ａ及びＢで交互に分周し、Ｂによる除算が行われ
ている間第１の分周回路がプリセツトされ、Ａに
よる除算が行われている間第２の分周手段がプリ
セツトされているようになされた論理であつて、
除数Ａから除数Ｂへの切換えが行われると第２の
プリスケーラをその除数P′からその除数Ｐまで駆
動し、除数Ｂから除数Ａの切換えが行われると第
２のプリスケーラをその除数ＰからそのP′まで駆
動する回路を具える、論理とからなることを特徴
とする多重２係数プリスケーラを用いた周波数合
成器としての構成を有するものであり、更にま
た、 位相比較器の出力及び信号制御発振器に結合さ
れていて、位相比較器からの制御信号を処理して
ろ波された制御信号を発生させ、ろ波された制御
信号を信号制御発振器へ印加する、フイルタ回路
を更に含むことを特徴とする多重２係数プリスケ
ーラを用いた周波数合成器としての構成を有する
ものである。
【図面の簡単な説明】
新規なものであると考えられる本発明の諸特徴
は、後述する請求の範囲に具体的に説明されてい
る。本発明ならびに本発明の追加の目的および利
点は、下記の説明を添付の図面とともに参照する
ことによつて最もよく理解される。
第１図は、多重２係数プリスケーラを用いた本
発明の周波数合成器を示すブロツク図である。
第２図は、第１図に示されている多重２係数プ
リスケーラ回路を更に詳しく示す概略図である。
本発明の好ましい実施例の説明 第１図は、本発明による周波数合成器（シンセ
サイザ）のブロツク図である。そこに示すよう
に、周波数Reの基準信号を発生する基準信号発
振器１００を含む位相同期ループが用いられてい
る。周波数REFの信号は位相検出器１１０（その
１例はモトローラ型MC4044）の第１入力へ送ら
れる。位相検出器１１０は、第２入力１１４およ
び出力１１６を有する。従来の方法で動作する場
合、位相検出器１１０はその出力１１６において
誤り信号を発生させ、その誤り信号は入力端子１
１２および１１４で受信された信号間の位相差を
表わす。
位相検出器１１０の出力端子１１６における出
力誤り信号は、任意選択の（optional）低域通過
フイルタ回路１１８を通つて任意選択的に低域通
過フイルタによつてろ波され、電圧制御発振器１
２０（例えばモトローラ型MC1648）の制御入力
１２２へ印加される。電圧制御発振器１２０は、
制御入力１２２において受信された制御信号（即
ち位相検出器誤り信号）に応答して、発振器の出
力１２４において所定周波数の発振器信号を発生
させる。
電圧制御発振器１２０の出力端子１２４は、ル
ープ分周器２００の入力端子１３０へ信号を送
る。（ループ分周器２００は第２図に更に詳しく
示されている。）ループ分周器２００はその入力
１３０において周波数の信号に応答して、入力
１３０において受信された信号を整数NTで分周
する。ループ分周器２００の出力２３０は、第２
の位相検出器入力１１４に結合されて、周波数
／NTの信号を入力１１４へ印加する。
出力端子１２４において周波数を変えるため
に、分周比NTを新らしい値に変えなければなら
ない。出力端子１２４における信号の周波数は、
基準発振器周波数REFに分周比NTを掛けた周波数
に等しくなる（即ち＝REF×NT）。従つてREF
の増分をもつ周波数を発生させる能力をもつため
には、ループ分周器２００は、増分を１としてプ
ログラムすることができる分周比を有しなければ
ならない。
第１図に示す２つの２係数プリスケーラを用い
たループ分周器は、増分を１として容易にプログ
ラムできるだけでなく、高周波数動作にきわめて
適している。第１図に示してあるループ分周器の
動作の更に詳しい説明については、第１図に示し
たループ分周器２００の概略図である第２図を参
照されたい。
さて第２図を参照すると、制御発振器１２０
（第１図参照）からの周波数の信号が係数Ｍお
よびM′の２係数プリスケーラ１３２の入力１３
０へ印加される。但し好ましい実施例ではM′は
Ｍ＋１に等しい。（市販されている２係数プリス
ケーラの１例はモトローラ型MC12012である。）
２係数プリスケーラはその出力１３４において分
周される信号を発生させる。この出力は、制御論
理回路１４０の入力１３８および第２の２係数プ
リスケーラ１７０の入力１６８の両方に結合され
る。
２係数プリスケーラ１３２の出力１３４におけ
る信号は、周波数を除数Ｍ又はＭ＋１で割つた
ものに等しい′で示される周波数を有する。次に
この信号は制御論理１４０の入力１３８へ印加さ
れ、それによりＤフリツプフロツプ１４２のクロ
ツク入力１４４およびアンドゲート１５０の入力
１５２へ直接に結合される。Ｄフリツプフロツプ
１４２の出力１４８は２係数プリスケーラ１３
２の使用可能入力１３６へ直接に結合され、アン
ドゲート１５０の入力１５４へ直接に結合され
る。更に、制御論理１４０の第２入力１３９へ印
加された信号は、ナンドゲート１４５の入力１４
５および係数Ｃの（できればプログラマブルの）
カウンタ１６０のセツト入力１５６へ結合され
る。プログラマブルカウンタ１６０は入力CO−
CZを介してプログラムされ、そのクロツク信号
はアンドゲート１５０の出力１５１からのクロツ
ク入力１５８において供給される。カウンタ１６
０の零出力はナンドゲート１４３の第２入力１４
７に結合される。次にナンドゲート１４３の出力
はＤフリツプフロツプ１４２のＤ入力１４６へ直
接に結合される。
２係数プリスケーラ１３２の出力１３４におけ
る分周された信号′はまた第２の２係数プリスケ
ーラ１７０の入力１６８へ印加される。第２の２
係数プリスケーラ１７０はそのＱ出力１７２とそ
の出力１７４において分周された信号を発生さ
せる。Ｑ出力１７２はカウンタ制御論理１８０の
入力１７６へ結合され、出力１７４は制御論理
１８０の入力１７８へ結合される。制御論理１８
０はアンドゲートとナンドゲートからなる。数Ｂ
で除算するカウンタ２１０および数Ａで除算する
カウンタ２２０もまた図示されているように制御
論理１８０へ結合される。Ｂカウンタ２１０およ
びＡカウンタ２２０はできればプログラマブルな
（それぞれ入力BO−BYおよびAO−AXを介してプ
ログラマブルな）ダウンカウンタであることが望
ましい。これらのカウンタは制御論理に結合され
ているので、′の信号を分周し図示するように出
力２３０において分周された出力周波数OUTを発
生させる。周波数OUTのこの出力信号は出力２３
０と制御論理１４０の入力１３９に結合される。
第２図に示す分周回路は下記のように機能す
る。入力１３９へ印加された周波数OUTの信号
は、Ｃカウンタ１６０のセツト信号およびナンド
ゲート１４３の入力１４５へ印加される。セツト
入力１５６上の周波数OUTの信号が低（low）で
あれば、カウンタＣはそのプログラムされた値に
セツトされる。制御論理１４０の入力１３９上の
信号が高（high）に移行すると高がナンドゲート
１４３の入力１４５へ印加され、Ｃカウンタは以
前の低によつてセツトされているので、その零出
力１６２上に高が現われ、次にそれがナンドゲー
ト１４３の入力１４７へ印加される。この結果ナ
ンドゲート１４３からの出力は低に移行し、それ
はＤフリツプフロツプの入力１４６へ印加され
る。この結果、入力１３８とＤフリツプフロツプ
１４２のクロツク入力へ印加される第１の２係数
プリスケーラ１３２からの周波数′の分周された
信号は、Ｄフリツプフロツプをして状態を変えさ
せるので、出力１４８は高に移行する。次にこ
の高出力は２係数プリスケーラ１３２の使用可能
入力１３６へ印加され、それは除数Ｍ＋１に変化
させる。同時に、出力１４８上の高はアンドゲ
ート１５０の入力１５４へ印加される。これはア
ンドゲート１５０を使用可能にするので、制御論
理１４０の入力１３８上の信号はアンドゲート１
５０を介してその出力１５１へ伝送され、Ｃカウ
ンタ１６０のクロツク入力１５８へ印加される。
この結果、Ｃカウンタは零へ向つてカウントダウ
ンを始める。Ｃカウンタが零の値に達すると、零
出力１６２は低に移行し、従つてナンドゲート１
４３の入力１４７へ低を印加する。この結果ナン
ドゲート１４３の出力において高が生じ、それは
Ｄフリツプフロツプの入力１４６へ印加される。
Ｄフリツプフロツプの入力１４６に高が生じる
と、入力１４４上のクロツク信号はフリツプフロ
ツプをして状態を変化させるので、出力１４８
は低に移行する。出力１４８上の低は２係数プリ
スケーラ１３２の使用可能入力136へ結合され、
それをして除数Ｍに変えさせる。同時に、出力
１４８上の低はナンドゲート１５０の入力１５４
に結合され、それを使用禁止にし、クロツク信号
がＣカウンタ１６０のクロツク入力へ達するのを
防止し、それによつてＣカウンタ１６０を使用禁
止にする。従つて、Ｃカウンタは、２係数プリス
ケーラがＭ＋１除数状態にある場合には使用可能
となり、そのプリスケーラがＭ除数状態にある場
合には使用禁止になる。
制御論理１４０の入力１３９へ印加された周波
数OUTの信号が低に移行すると、カウンタＣはそ
のプログラムされた値にセツトされる。更に、そ
の低はナンドゲート１４３の入力１４５へ印加さ
れ、その結果高がＤフリツプフロツプの入力１４
６へ印加される。この結果、Ｄフリツプフロツプ
はが低の状態にとどまり、２係数プリスケーラ
はＭによる分周状態を維持し、一方Ｃカウンタは
使用禁止の状態になつたまゝになつている。しか
し入力１３９へ印加された周波数OUTの信号が高
に移行すると、Ｃカウンタは再び使用可能とな
り、２係数プリスケーラ１３２は再びＭ＋１除数
状態に移行する。従つて、入力１３０へ印加され
た信号はプリスケーラ１３２によつて除数Ｍと
Ｍ＋１で交互に分周される。
次に周波数′の分周された信号は、第２の２係
数プリスケーラ１７０の入力１６８へ印加され
る。周波数′のこの信号はプリスケーラ１７０に
よつて係数Ｐ又はP′で分周される。但し、好まし
い実施例においてはP′＝Ｐ＋１である。この係数
はプリスケーラ１７０の使用可能入力１７５へ印
加される信号によつて決定される。Ｑ出力１７２
上の分周された信号は、制御論理１８０の入力１
７６に結合される。制御論理１８０内では、入力
１７６へ印加された信号はアンドゲート１９４の
入力１９３およびアンドゲート１９６の入力１９
８へ直接に結合される。アンドゲート１９４の第
２入力１９５およびアンドゲート１９６の第２入
力１９７は、図示されているようにナンドゲート
１８８および１９２からなるフリツプフロツプに
より制御される。
従つて、ゲート１８８および１４８からなるフ
リツプフロツプが、ナンドゲート１８８の出力１
８９が高である状態にある場合には、ナンドゲー
ト１９２の出力１９０は低となる。この結果、出
力１８９上の高がゲート１９４の入力１９５に結
合されるので、ゲート１９４は使用可能となり、
出力１９０からの低がアンドゲート１９６の入力
１９７に印加されるのでゲート１９６は使用禁止
になる。この結果、アンドゲート１９４の入力１
９３へ印加されたＱ出力１７２からの信号は、Ｂ
カウンタ２１０のCLKB入力２１４へゲートされ
る。更にナンドゲート１８８の出力１８９は、Ａ
カウンタ２２０のSETA入力２２２に結合され
る。ゲート１８８の出力１８９は高であるので、
SETA入力２２２もまた高になり、Ａカウンタを
リセツトさせる。
アンドゲート１９６の入力１９７へ印加された
ナンドゲート１９２の出力１９０上の信号はその
ゲートを使用禁止にし、従つてＱ出力１７２から
の信号がＡカウンタ２２０のCLKA入力２２４へ
印加されるのを防止する。出力１９０上の低はま
たＢカウンタ２１０のSETB入力へ印加され、Ｂ
カウンタ２１０がCLKB入力２１４上の信号によ
り減分されることを可能にする。
Ｂカウンタ２１０の値が零に至るまで減分され
ると、ZEROB出力２１２上に高が発生する。こ
の信号はナンドゲート１８６の入力１８５に直接
に結合される。更に、２係数プリスケーラ１７０
の出力１７４からの信号はカウンタ制御論理入
力１７８に結合され、ナンドゲート１８６の第２
入力１８４へ印加される。この結果生じるナンド
ゲート１９２からの信号はナンドゲート１９２の
入力１９１に結合され、これはゲート１８８およ
び１９２からなるフリツプフロツプをその反対の
状態に変化させる。
この新たな状態の結果としてナンドゲート１８
８の出力１８９は低に移行し、ナンドゲート１９
２の出力１９０は高に移行する。従つて、ナンド
ゲート１９４の入力１９５は低となつてアンドゲ
ート１９４を使用禁止にし、アンドゲート１９６
の入力１９７は高になつてアンドゲート１９６を
使用可能にする。この結果、プリスケーラ１７０
のＱ出力１７２からの信号はアンドゲート１９６
を通つてゲートされ、Ａカウンタ２２０のCLKA
入力２２４へ印加される。同時にプリスケーラ出
力１７２からの同じ信号は使用禁止にされたアン
ドゲート１９４によつて抑止されるので、Ｂカウ
ンタ２１０のCLKB入力２１４へは信号は印加さ
れない。更に、ナンドゲート１９２の出力１９０
上の高はＢカウンタ２１０のSETB入力２１６へ
印加される。この結果Ｂカウンタはリセツトされ
る。ナンドゲート１８８の出力１８９上の低もＡ
カウンタ２２０のSETA入力２２２へ印加され
て、Ａカウンタ２２０がCLKA入力２２４上の信
号によつて減分されるのを可能にする。この結果
Ｂカウンタ２１０がセツトされ、一方Ａカウンタ
２２０は減分される。
Ａカウンタ２２０が零に至るまで減分されると
高信号がそのZEROA出力２２６上に発生し、そ
れはナンドゲート１８２の入力へ印加される。こ
の信号は、制御論理入力１７８からナンドゲート
１８２の入力１８３へ印加された出力からの信
号とともに、ナンドゲート１８８の入力１８７へ
信号を印加させ、ナンドゲート１８８および１９
２からなるフリツプフロツプを反対の状態に変化
させる。状態の変化の結果として、Ｂカウンタは
減分を開始し、Ａカウンタは上述したのと同じ方
法でリセツトされる。
Ｂカウンタ２１０のSETB入力２１６上に現わ
れる信号はまた帰還線１９９を介して２係数プリ
スケーラ１７０の使用可能入力１７５に結合され
る。使用可能入力１７５において遷移が起きる
と、プリスケーラ１７０の係数が変化する。分周
器の好ましい実施例では、プリスケーラ１７０は
Ｂカウントの期間中は係数Ｐを有し、Ａカウント
の期間中は係数Ｐ＋１を有する。
帰還線１９９上の信号はまた出力２３０に結合
される。従つて、ナンドゲート１９２の出力１９
０上の信号は出力２３０に結合される。出力信号
の周波数OUTは、入力周波数′を分周比Ｎで分周
した周波数に等しい。但し、Ｎは下記の式によつ
て与えられる。
Ｎ＝Ｐ（Ｂ）＋Ａ（Ｐ＋１）＝Ｄ（Ａ＋Ｂ）＋Ａ この式から判るように、分周比は、Ｂの値が１
だけ減るように再プログラムしＡの値が１だけ増
えるように再プログラムするプロセスによつて１
だけ増分させることができ、この結果分周比の純
増は１となる。
制御回路８０、および分周比を増分１で再プロ
グラムできるようにするＡおよびＢカウンタによ
つて分周機能を達成させるために開発されている
別の構成もあることに注意すべきである。そのよ
うな別のシステムの１例としては、ミラーらに発
行されたモトローラ社に譲渡された米国特許第
4053739号に開示されているシステムがある。
上述したように、周波数′は入力周波数をＭ
およびＭ＋１によつて交互に分周した周波数に等
しい。上述の分析を参照すると、入力１３０から
出力２３０への全分周比NTは下記の式によつて
与えられる。
NT＝（Ｍ＋１）Ｃ＋Ｍ（Ｎ−Ｃ） ＝Ｍ（Ｐ（Ａ＋Ｂ）＋Ａ）＋Ｃ 好ましい実施例においては、Ｃの値は少くとも
Ｍに等しくされており、Ａの値は少くともＰに等
しくされている。これらの条件の下では、NTの
値はＡ、ＢおよびＣの値の適当な変化により１の
増分でプログラムすることができることが判る。
更に、好ましい実施例においては、Ｍの値を小さ
くしてあるので、小さい非常に高速のプリスケー
ラを使用することができ、それによつて分周器を
非常な高速で動作させることができる一方で、低
い価格と少い電流ドレインを維持することができ
る。
従つて、非常な高速で動作することができ、無
線通信システムに応用するのに特に適した改良さ
れた周波数合成器が提供される。この周波数合成
器は高周波（VHF）で動作する能力を有するの
みでなく、最小の電流ドレインと最低の製造費を
維持する。
本発明の好ましい実施例を上記に説明し図示し
たが、その他の変形および変更態様も実施可能で
あることを理解すべきである。従つて、以下に開
示され請求されている基本原理の真の精神および
範囲内にあるいかなる、およびすべての変更態様
および変形を本発明により包括するものであるこ
とをこゝに補足しておく。
JP56501129A 1980-02-13 1981-01-05 Expired JPH0255976B2 (ja)

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EP (1) EP0045799A4 (ja)
JP (1) JPH0255976B2 (ja)
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WO (1) WO1981002371A1 (ja)

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