JPH0372719A - 可変分周回路 - Google Patents
可変分周回路Info
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- JPH0372719A JPH0372719A JP20256590A JP20256590A JPH0372719A JP H0372719 A JPH0372719 A JP H0372719A JP 20256590 A JP20256590 A JP 20256590A JP 20256590 A JP20256590 A JP 20256590A JP H0372719 A JPH0372719 A JP H0372719A
- Authority
- JP
- Japan
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- frequency division
- division number
- gate
- clock
- preset counter
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- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、分周比の範囲が広く、高速動作に好適な可変
分周回路に関するものである。
分周回路に関するものである。
可変分周を行う手段としてプリセットカウンタを用いた
場合、カウンタの動作速度によって基本クロックの周波
数が制限されるので、分周後のクロックの高分解能化を
行うことが困難である。そのため、従来からプリセット
カウンタの前段にプリスケラを設け、基本クロックの高
周波化を行い、分周後のクロックの高分解能化を行って
いたが、プリスケラの可変分周比によって最小分局数が
制限されるので、可変分周範囲が狭いという欠点があっ
た。
場合、カウンタの動作速度によって基本クロックの周波
数が制限されるので、分周後のクロックの高分解能化を
行うことが困難である。そのため、従来からプリセット
カウンタの前段にプリスケラを設け、基本クロックの高
周波化を行い、分周後のクロックの高分解能化を行って
いたが、プリスケラの可変分周比によって最小分局数が
制限されるので、可変分周範囲が狭いという欠点があっ
た。
第１図は、従来の２モジユラスプリスケラの一例の回路
図、第２図は、その２モジユラスプリスケラを用いた可
変分周回路の一例のブロック図である。
図、第２図は、その２モジユラスプリスケラを用いた可
変分周回路の一例のブロック図である。
第１図、第２図に従い、従来例を具体的に説明する。
この第２図に示すブリスケラフは、第１図に示すように
オアゲート１．アンドゲート２．ノアゲート３およびＤ
フリップフロップ４，５．６によって構成され基本クロ
ックｆｉｎを分周してｆｏｕｔを出力するものである。
オアゲート１．アンドゲート２．ノアゲート３およびＤ
フリップフロップ４，５．６によって構成され基本クロ
ックｆｉｎを分周してｆｏｕｔを出力するものである。
分周数は、選択信号ＳＥＬによって制御され、例えば、
選択信号ＳＥＬがＩＩ／／Ｉ＋ （高）レベルの場合に
分周数は５ 、 ”Ｌ” （低）レベルの場合に分周
数は６である。
選択信号ＳＥＬがＩＩ／／Ｉ＋ （高）レベルの場合に
分周数は５ 、 ”Ｌ” （低）レベルの場合に分周
数は６である。
プリスケラだけでは分周数を連続的に可変にできないの
で、第２図に示すようにカウンタ８，９を接続する。カ
ウンタ８にデータ値＋１，７Ｐｌが、またカウンタ９に
データ値ＬＬＢ″′がプリセットされた場合の分周数Ｎ
は、次の式（１）で表わされる。
で、第２図に示すようにカウンタ８，９を接続する。カ
ウンタ８にデータ値＋１，７Ｐｌが、またカウンタ９に
データ値ＬＬＢ″′がプリセットされた場合の分周数Ｎ
は、次の式（１）で表わされる。
Ｎ＝ｆｉｎ／ｆｏ＝ ６Ａ＋ ５ ＣＢ−，４）＝Ａ＋
５Ｂ ・・・・・・・・・・・・・
・・（１）この分周数Ｎは、データＡの値を変えること
によって分周数を■きざみに、データＢの値を変えるこ
とによって分周数を５きざみに変えることができる。こ
こで分周数Ｎを連続的に可変にできる最小分周数は、Ｂ
≧Ａという条件を考慮すると２０となる。
５Ｂ ・・・・・・・・・・・・・
・・（１）この分周数Ｎは、データＡの値を変えること
によって分周数を■きざみに、データＢの値を変えるこ
とによって分周数を５きざみに変えることができる。こ
こで分周数Ｎを連続的に可変にできる最小分周数は、Ｂ
≧Ａという条件を考慮すると２０となる。
一般的にはプリスケラの分周数を１１／／ＩＩ 、 Ｌ
ＬＬｌ′とすればＵ＝Ｌ＋１の関係にあるので、分周数
を連続的に可変にできる最小分周数Ｎｍ１ｎは、次の（
２）式で与えられる。
ＬＬｌ′とすればＵ＝Ｌ＋１の関係にあるので、分周数
を連続的に可変にできる最小分周数Ｎｍ１ｎは、次の（
２）式で与えられる。
Ｎｍ１ｎ＝Ｌ （Ｌ−１） ・・・・・・
・・・・・・・・（２）すなわち、カウンタの動作速度
を下げる目的でプリスケラの分周数Ｕ、Ｌを大きくとる
と、最小分周数Ｎｍ１ｎが大きくなり、分周数Ｎの可変
範囲が狭くなってしまう。
・・・・・・・・（２）すなわち、カウンタの動作速度
を下げる目的でプリスケラの分周数Ｕ、Ｌを大きくとる
と、最小分周数Ｎｍ１ｎが大きくなり、分周数Ｎの可変
範囲が狭くなってしまう。
本発明の目的は、上記した従来技術の欠点をなくし、高
速動作が可能で分周数の可変範囲が広い可変分周回路を
提供することにある。
速動作が可能で分周数の可変範囲が広い可変分周回路を
提供することにある。
本発明は、上記目的を遠戚するために、プリスケラとプ
リセットカウンタとにより構成する可変分周回路であっ
て、プリセットカウンタの計数終了信号によりブリスケ
ラの分）＋’ＪＪ数をｍまたは、設定した分周数（ｍ〜
２ｍ−１）に切り替える手段を有す・ることを特徴とし
たものである。
リセットカウンタとにより構成する可変分周回路であっ
て、プリセットカウンタの計数終了信号によりブリスケ
ラの分）＋’ＪＪ数をｍまたは、設定した分周数（ｍ〜
２ｍ−１）に切り替える手段を有す・ることを特徴とし
たものである。
以下、本発明の実施例を図に基づいて説明する。
第３図は、本発明に係る可変分周回路の一実施例のブロ
ック図、第４図、第５図は、その動作タイミングチャー
トである。
ック図、第４図、第５図は、その動作タイミングチャー
トである。
ここで、２１は遅延手段に係るレジスタ、２０は同可変
の遅延素子、１０．１５．１９．２２は固定の遅延素子
１０ 子、１２．１３はＤフリップフロップ、２４はプリセッ
トカウンタである。
の遅延素子、１０．１５．１９．２２は固定の遅延素子
１０ 子、１２．１３はＤフリップフロップ、２４はプリセッ
トカウンタである。
なお、第４図の波形ａ −ｇは、第３図中の同記号を付
した箇所に対するものである。
した箇所に対するものである。
まず、プリセットカウンタ２４は、入力りがＯでありＴ
Ｃ出力が常に“Ｈ”レベルであるとする。
Ｃ出力が常に“Ｈ”レベルであるとする。
遅延素子２０は、レジスタ２１に保持された値ｇによっ
て遅延時間量の制御が可能であり、上記値ｇは所望値が
選択確定されているものとする。
て遅延時間量の制御が可能であり、上記値ｇは所望値が
選択確定されているものとする。
基本クロックｆｉｎ （波形ａ）がＤフリップフロップ
１３に併給されているとする。／）フリップフロップ１
２のセット端子ＳＤにパルス（波形ｅ）のＬＬＩＩ＋ｒ
レベル（区間Ｔ。〜 Ｔ１）が入力されると、その出力
Ｑは、′Ｌ”レベルとなり、波形ｆはｌｌＬ”レベルと
なる。一方、同出力Ｑはアンドゲート１４を介し、遅延
素子２０によって設定された時間を経過した後、オアゲ
ート１８を介し、フリップフロップのクロックに入力さ
れ、入力端子りの設定値ＬＬＬ”を同Ｑ出力に出力する
。このＱ出力は、フリップフロップ１３の入力端子りに
入力され、基本クロックｆｉｎによってタイミングを取
り直したＱ出力（波形ｂ）とそのＱ出力を遅延素子１５
により遅延した（波形Ｃ）を得、アンドゲート１１．遅
延素子１０を介してフリップフロップ１２のセット端子
ＳＤに〃”レベル（区間Ｔ５ 〜．Ｔ６）を与える。
１３に併給されているとする。／）フリップフロップ１
２のセット端子ＳＤにパルス（波形ｅ）のＬＬＩＩ＋ｒ
レベル（区間Ｔ。〜 Ｔ１）が入力されると、その出力
Ｑは、′Ｌ”レベルとなり、波形ｆはｌｌＬ”レベルと
なる。一方、同出力Ｑはアンドゲート１４を介し、遅延
素子２０によって設定された時間を経過した後、オアゲ
ート１８を介し、フリップフロップのクロックに入力さ
れ、入力端子りの設定値ＬＬＬ”を同Ｑ出力に出力する
。このＱ出力は、フリップフロップ１３の入力端子りに
入力され、基本クロックｆｉｎによってタイミングを取
り直したＱ出力（波形ｂ）とそのＱ出力を遅延素子１５
により遅延した（波形Ｃ）を得、アンドゲート１１．遅
延素子１０を介してフリップフロップ１２のセット端子
ＳＤに〃”レベル（区間Ｔ５ 〜．Ｔ６）を与える。
よって基本クロックｆｉｎに同期して分周クロックｆ。
（波形ｆ）が得られるのである。
分周数Ｎは、基本クロックの周期をＴとし、各素子の伝
ばん遅延時間を以下のように定めると、次の（３）式で
表わされる。
ばん遅延時間を以下のように定めると、次の（３）式で
表わされる。
Ｎ−Ｔ＜ＴｃＱ、３＋Ｔ１１＋Ｔ□。＋ＴｓＱ□２＋Ｔ
、ｑ ＋Ｔｚｏ＋Ｔ、、、＋Ｔｃｏ□２＋Ｔｓｎ−＋１
３＜ （＃−＋−１） −Ｔ −・−・・・・−
・−（３）ただし、７’ＣＱ１３ はＤフリッププロ
ップ１３のクロック端子ＣＬＫから出力Ｑへの伝ばん遅
延時間、Ｔ工□はアンドゲート１１の伝ばん遅延時間、
７”ｉｌｌは遅延素子ＩＯの伝ばん遅延時間、ＴｓＱ□
２ はＤフリップフロップ１２のセット端子ＳＤから出
力Ｑへの伝ばん遅延時間、７’１４はアンドゲート１４
の伝ばん遅延時間、Ｔ２ｏは遅延素子２０の伝ばん遅延
時間、Ｔｘｓはオアゲート１８の伝ばん遅延時間、ＴＣ
Ｑ、２ はＤフリップフロップ１２のクロック端子Ｃ
ＬＫから出力Ｑへの伝ばん遅延時間、ＴＳＲＴ１３はＤ
フリップフロップ１３の入力りからクロック端子ＣＬＫ
のセットアツプタイムである。
、ｑ ＋Ｔｚｏ＋Ｔ、、、＋Ｔｃｏ□２＋Ｔｓｎ−＋１
３＜ （＃−＋−１） −Ｔ −・−・・・・−
・−（３）ただし、７’ＣＱ１３ はＤフリッププロ
ップ１３のクロック端子ＣＬＫから出力Ｑへの伝ばん遅
延時間、Ｔ工□はアンドゲート１１の伝ばん遅延時間、
７”ｉｌｌは遅延素子ＩＯの伝ばん遅延時間、ＴｓＱ□
２ はＤフリップフロップ１２のセット端子ＳＤから出
力Ｑへの伝ばん遅延時間、７’１４はアンドゲート１４
の伝ばん遅延時間、Ｔ２ｏは遅延素子２０の伝ばん遅延
時間、Ｔｘｓはオアゲート１８の伝ばん遅延時間、ＴＣ
Ｑ、２ はＤフリップフロップ１２のクロック端子Ｃ
ＬＫから出力Ｑへの伝ばん遅延時間、ＴＳＲＴ１３はＤ
フリップフロップ１３の入力りからクロック端子ＣＬＫ
のセットアツプタイムである。
したがって、遅延素子２０の遅延時間を適当に設定する
ことにより、分周数Ｎを連続的に可変とすることが可能
である。
ことにより、分周数Ｎを連続的に可変とすることが可能
である。
第３図において、分周値１／／１／に対応するデータｇ
は、レジスタ２１によって保持され、分周クロックｆ。
は、レジスタ２１によって保持され、分周クロックｆ。
の１周期間だけ遅延素子２０の伝ばん遅延時間を一定に
保つ。すなわち、第４図の区間Ｔ２において、同図ｆの
ポジイティブエツジによって分周値１／７１／のデータ
ｇがレジスタ２１に保持され、同図ｆの区間Ｔ５〜Ｔｌ
ｌのネガティブパルスの幅を制御する。したがって、分
周数Ｎを連続的に制御することが可能となる。
保つ。すなわち、第４図の区間Ｔ２において、同図ｆの
ポジイティブエツジによって分周値１／７１／のデータ
ｇがレジスタ２１に保持され、同図ｆの区間Ｔ５〜Ｔｌ
ｌのネガティブパルスの幅を制御する。したがって、分
周数Ｎを連続的に制御することが可能となる。
次にプリセットカウンタ２４を動作させる場合（７）ｓ
ｏ）について第３図、第５図を用いて説明する。ここで
、レジスタ２１の入力であるｇによって決まる分周数を
説明のため５〜９とし、ｈ＝３゜ｇ＝７の場合について
説明する。
ｏ）について第３図、第５図を用いて説明する。ここで
、レジスタ２１の入力であるｇによって決まる分周数を
説明のため５〜９とし、ｈ＝３゜ｇ＝７の場合について
説明する。
第５図において分周クロックｆ。（波形ｆ）のネガティ
ブパルスが区間Ｔ２ｏで出力され、このポジイティブエ
ツジで、レジスタ２１に７が格納され、プリセットカウ
ンタ２４のＰＥ端子に分周クロックを遅延したタロツク
（波形１）を印加し、Ｄフリップフロップ１２の出力Ｑ
（波形ｊ）の区間ＴＺＯにおけるポジイティブエツジで
カウンタ２４に３が格納される。したがって、プリセッ
トカウンタ２４のターミナルカウントＴＣはＬＬＬＩＩ
レベルとなり、オアゲート１６を介してアントゲ−１〜
１７が選択される。
ブパルスが区間Ｔ２ｏで出力され、このポジイティブエ
ツジで、レジスタ２１に７が格納され、プリセットカウ
ンタ２４のＰＥ端子に分周クロックを遅延したタロツク
（波形１）を印加し、Ｄフリップフロップ１２の出力Ｑ
（波形ｊ）の区間ＴＺＯにおけるポジイティブエツジで
カウンタ２４に３が格納される。したがって、プリセッ
トカウンタ２４のターミナルカウントＴＣはＬＬＬＩＩ
レベルとなり、オアゲート１６を介してアントゲ−１〜
１７が選択される。
この時、プリセットカウンタ２４に供給するクロック（
波形ｊ）は基本クロックｆｉｎ（波形ａ）をＮａ分濁し
たクロックとなる。分周数ＮＱは、基本クロックｆｉｎ
の周期をＴとすると（４）式となる。
波形ｊ）は基本クロックｆｉｎ（波形ａ）をＮａ分濁し
たクロックとなる。分周数ＮＱは、基本クロックｆｉｎ
の周期をＴとすると（４）式となる。
ＡＴ Ｇ −７”＜ＴＣＱ□３＋７’□１−＋−Ｔｉｏ
＋Ｔ ８Ｑ１２ ＋ Ｔ１７ ＋ Ｔｌｇ ＋ Ｔｌ
ｇ ＋ＴＣＱ□２ ＋Ｔ８ＲＴ１３＜ （Ｎｃ＋１ ）
・Ｔ ・・・−＝−（４）ただし、Ｔ
１□はアンドゲート１７の伝ばん遅延時間、Ｔ工９は遅
延素子１９の伝ばん遅延時間である。
＋Ｔ ８Ｑ１２ ＋ Ｔ１７ ＋ Ｔｌｇ ＋ Ｔｌ
ｇ ＋ＴＣＱ□２ ＋Ｔ８ＲＴ１３＜ （Ｎｃ＋１ ）
・Ｔ ・・・−＝−（４）ただし、Ｔ
１□はアンドゲート１７の伝ばん遅延時間、Ｔ工９は遅
延素子１９の伝ばん遅延時間である。
ここでは、分周波Ｎｃは５とし説明する。
７ ゛
プリセットカウンタ２４は、クロック（波形ｊ）を計数
し、設定された値３を計数した時点（区間Ｔ２４）でタ
ーミナルカラン１． ＴＣを゛〃″レベルにする。よっ
て、オアゲート１６を介してアンドゲート１７が閉じ、
アントゲ−１・１４が選択され、区間ＴＺ ４は、レジ
スタ２１に格納されている値ＬＬ ７ Ｉ＋によって、
上述したように基本クロックｆｉｎ （波形ａ）を７分
周し、プリセットカウンタ２４に供給するとともに、ア
ンドゲート１４から分周クロックｆ。
し、設定された値３を計数した時点（区間Ｔ２４）でタ
ーミナルカラン１． ＴＣを゛〃″レベルにする。よっ
て、オアゲート１６を介してアンドゲート１７が閉じ、
アントゲ−１・１４が選択され、区間ＴＺ ４は、レジ
スタ２１に格納されている値ＬＬ ７ Ｉ＋によって、
上述したように基本クロックｆｉｎ （波形ａ）を７分
周し、プリセットカウンタ２４に供給するとともに、ア
ンドゲート１４から分周クロックｆ。
（波形ｆ）を出力する。すなわち分局クロックの周期は
区間２０の波形ｆのポジイティブエツジから区間２４の
ポジイティブエツジとなる。
区間２０の波形ｆのポジイティブエツジから区間２４の
ポジイティブエツジとなる。
基本クロックｆｉｎを分周して分周クロックｆ。
を得るための分周数Ｎ。は、（５）式で与えられる。
Ｎ、 ＝ｆ、／ｆｉｎ＝ｇ＋ ！５ｈ
−−・・（５）分周数Ｎ。を一般的に求めるため、レ
ジスタ２１に与える設定値ｇの範囲をｍ〜２ｍ−１，ア
ンドゲート１７が選択された場合の分周数をｍ、プリセ
ットカウンタ２４に設定する値をｈとすると、分周数Ｎ
。は（６）式となる。
−−・・（５）分周数Ｎ。を一般的に求めるため、レ
ジスタ２１に与える設定値ｇの範囲をｍ〜２ｍ−１，ア
ンドゲート１７が選択された場合の分周数をｍ、プリセ
ットカウンタ２４に設定する値をｈとすると、分周数Ｎ
。は（６）式となる。
Ｎ、＝ｆｏ／ｆｉｎ＝ｇ＋ｍ −ｈ ・・−
・（６）以上の説明より明らかなように最小分周数はｍ
となり、例えばプリスケラ内にカウンタを用いず。
・（６）以上の説明より明らかなように最小分周数はｍ
となり、例えばプリスケラ内にカウンタを用いず。
Ｄフリップフロップを用いるので、高速動作が可能とな
るとともに、分周数はＤフリップフロップの１からクロ
ック端子ＣＬＫの帰還ループ内にある遅延素子の伝ばん
遅延時間とプリセットカウンタの設定値を変更すること
により、容易に任意に変更ができる。
るとともに、分周数はＤフリップフロップの１からクロ
ック端子ＣＬＫの帰還ループ内にある遅延素子の伝ばん
遅延時間とプリセットカウンタの設定値を変更すること
により、容易に任意に変更ができる。
以上、詳細に説明したように、本発明によれば、高速で
分周数の可変範囲が広い可変分周回路が得られるので、
種々の電子回路等の要求に応することができ、その効果
は顕著である。
分周数の可変範囲が広い可変分周回路が得られるので、
種々の電子回路等の要求に応することができ、その効果
は顕著である。
第１図は従来の２モジユラスプリスケラの一例の回路図
、第２図はその２モジユラスプリスケラを用いた可変分
周回路の一例のブロック図、第３図は本発明′に係る可
変分周回路の一実施例のプロ０ ツク図、第４図、第５図はその動作タイミングチャート
である。 １１、１４．１７・・・アンドゲート、１６、１８・・
・オアゲート、 ２３・・・インバータ、１２、１３・
・・Ｄフリップフロップ、１０、１５．１９．２０．２
２・・・遅延素子、２１・・・レジスタ、 ２４・・・プリセットカウンタ。 １１ ゛
、第２図はその２モジユラスプリスケラを用いた可変分
周回路の一例のブロック図、第３図は本発明′に係る可
変分周回路の一実施例のプロ０ ツク図、第４図、第５図はその動作タイミングチャート
である。 １１、１４．１７・・・アンドゲート、１６、１８・・
・オアゲート、 ２３・・・インバータ、１２、１３・
・・Ｄフリップフロップ、１０、１５．１９．２０．２
２・・・遅延素子、２１・・・レジスタ、 ２４・・・プリセットカウンタ。 １１ ゛
Claims (1)
- １、プリスケラとプリセットカウンタとにより構成する
可変分周回路であって、プリセットカウンタの計数終了
信号によりプリスケラの分周数をｍまたは、設定した分
周数（ｍ〜２ｍ−１）に切り替える手段を有することを
特徴とする可変分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202565A JPH07101844B2 (ja) | 1990-08-01 | 1990-08-01 | 可変分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2202565A JPH07101844B2 (ja) | 1990-08-01 | 1990-08-01 | 可変分周回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243854A Division JPS60136422A (ja) | 1983-12-26 | 1983-12-26 | プリスケラ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0372719A true JPH0372719A (ja) | 1991-03-27 |
| JPH07101844B2 JPH07101844B2 (ja) | 1995-11-01 |
Family
ID=16459602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2202565A Expired - Lifetime JPH07101844B2 (ja) | 1990-08-01 | 1990-08-01 | 可変分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07101844B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6050373A (en) * | 1994-07-19 | 2000-04-18 | Mp Michael Pfeiffer Design & Marketing Gmbh | Suitcase with variable capacity |
| CN116781065A (zh) * | 2023-08-23 | 2023-09-19 | 芯潮流(珠海)科技有限公司 | 高速异步双模预分频器及其控制方法、电子设备 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136422A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | プリスケラ |
-
1990
- 1990-08-01 JP JP2202565A patent/JPH07101844B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136422A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | プリスケラ |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6050373A (en) * | 1994-07-19 | 2000-04-18 | Mp Michael Pfeiffer Design & Marketing Gmbh | Suitcase with variable capacity |
| CN116781065A (zh) * | 2023-08-23 | 2023-09-19 | 芯潮流(珠海)科技有限公司 | 高速异步双模预分频器及其控制方法、电子设备 |
| CN116781065B (zh) * | 2023-08-23 | 2023-12-12 | 芯潮流(珠海)科技有限公司 | 高速异步双模预分频器及其控制方法、电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07101844B2 (ja) | 1995-11-01 |
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