JPH03245608A - クロックデューティ制御回路 - Google Patents
クロックデューティ制御回路Info
- Publication number
- JPH03245608A JPH03245608A JP2042912A JP4291290A JPH03245608A JP H03245608 A JPH03245608 A JP H03245608A JP 2042912 A JP2042912 A JP 2042912A JP 4291290 A JP4291290 A JP 4291290A JP H03245608 A JPH03245608 A JP H03245608A
- Authority
- JP
- Japan
- Prior art keywords
- clock pulse
- circuit
- duty
- frequency
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 claims abstract description 14
- 230000000979 retarding effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Pulse Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、クロックパルスのデユーティ （衝撃係数
）を所望の量に制御するためのクロックデユーティ制御
回路に関するものである。
）を所望の量に制御するためのクロックデユーティ制御
回路に関するものである。
［従来の技術］
より確実に動作しより信頼性の高いデジタル回路を構成
する上で、適切なデユーティを有するクロックパルスを
得るためのクロックデユーティ制御回路は必要不可欠で
ある。第３図は、例えばソニー半導体データブック（Ｓ
ＰＥＣＬ スタンダード ロジックＰ５−４６：ＣＸ
Ｂ１１１９Ｑ）に示される従来のクロックデユーティ制
御回路であり、入力端子（１）は、オア回路（２）の一
方の入力端子に接続され、かつ、遅延回路（３）と反転
回路（４）の入力側に接続されている。遅延回路（３）
の出力側は、オア回路（２）の他方の入力端子とノア回
路（５）の一方の入力端子に接続されている。反転回路
（４）の出力は、ノア回路（５）の他方の入力端子に入
力されている。オア回路（２）とノア回路（５）の出力
は、それぞれ、第１出力端子（６）と第２出力端子（７
）に接続されている。
する上で、適切なデユーティを有するクロックパルスを
得るためのクロックデユーティ制御回路は必要不可欠で
ある。第３図は、例えばソニー半導体データブック（Ｓ
ＰＥＣＬ スタンダード ロジックＰ５−４６：ＣＸ
Ｂ１１１９Ｑ）に示される従来のクロックデユーティ制
御回路であり、入力端子（１）は、オア回路（２）の一
方の入力端子に接続され、かつ、遅延回路（３）と反転
回路（４）の入力側に接続されている。遅延回路（３）
の出力側は、オア回路（２）の他方の入力端子とノア回
路（５）の一方の入力端子に接続されている。反転回路
（４）の出力は、ノア回路（５）の他方の入力端子に入
力されている。オア回路（２）とノア回路（５）の出力
は、それぞれ、第１出力端子（６）と第２出力端子（７
）に接続されている。
次に、第４図に示すタイムチャートに基づき、上記従来
のクロックデユーティ制御回路の動作について説明する
。今、入力端子（１）に入力される入力クロックパルス
（Ａ）の周期をＴ１高いレベル（以下“Ｈルベルという
）の時間幅をτとする。遅延回路（３）は、この入力ク
ロックパルス（Ａ）をδ（δ≦τ）だけ遅延させ、遅延
クロックパルス（Ｂ）を出力する。さらに、この遅延ク
ロックパルス（Ｂ）と入力クロックパルス（Ａ）のオア
をとると、“Ｈ２レベルの時間幅が入力クロックパルス
（Ａ）よりδだけ広がった第１出力クロツクパルス（Ｐ
）が出力される。また、入力クロックパルス（Ａ）を反
転回路（４）で反転して得られた反転クロックパルス（
Ｃ）と遅延クロックパルス（Ｂ）のノアをとると、その
出力である第２出力クロツクパルス（Ｑ）の“Ｈ”レベ
ルの時間幅は遅延量δに等しくなる。したがって、入力
クロックパルス（Ａ）の″′Ｈルベルの時間幅を広げた
ものが必要な場合は、第１出力クロツクパルス（Ｐ）を
選択し、入力クロックパルス（Ａ） の“Ｈ″レベル時
間幅を縮めたものが必要な場合は、第２田カクロツクパ
ルス（Ｑ）を選択する。このように２つの出力クロック
パルス（Ｐ）、 （Ｑ）を切り替えることにより、必
要なりロックデユーティを有するクロックパルスを得る
ことができる。
のクロックデユーティ制御回路の動作について説明する
。今、入力端子（１）に入力される入力クロックパルス
（Ａ）の周期をＴ１高いレベル（以下“Ｈルベルという
）の時間幅をτとする。遅延回路（３）は、この入力ク
ロックパルス（Ａ）をδ（δ≦τ）だけ遅延させ、遅延
クロックパルス（Ｂ）を出力する。さらに、この遅延ク
ロックパルス（Ｂ）と入力クロックパルス（Ａ）のオア
をとると、“Ｈ２レベルの時間幅が入力クロックパルス
（Ａ）よりδだけ広がった第１出力クロツクパルス（Ｐ
）が出力される。また、入力クロックパルス（Ａ）を反
転回路（４）で反転して得られた反転クロックパルス（
Ｃ）と遅延クロックパルス（Ｂ）のノアをとると、その
出力である第２出力クロツクパルス（Ｑ）の“Ｈ”レベ
ルの時間幅は遅延量δに等しくなる。したがって、入力
クロックパルス（Ａ）の″′Ｈルベルの時間幅を広げた
ものが必要な場合は、第１出力クロツクパルス（Ｐ）を
選択し、入力クロックパルス（Ａ） の“Ｈ″レベル時
間幅を縮めたものが必要な場合は、第２田カクロツクパ
ルス（Ｑ）を選択する。このように２つの出力クロック
パルス（Ｐ）、 （Ｑ）を切り替えることにより、必
要なりロックデユーティを有するクロックパルスを得る
ことができる。
［発明が解決しようとする課題］
従来のクロックデユーティ制御回路は、以上のように構
成されていたので、入力クロックパルスの“Ｈ”レベル
の時間幅τがＴ／４≦τ≦Ｔ／２の範囲にある場合は問
題がないが、０くτ＜Ｔ／４またはＴ／２≦τ≦Ｔの範
囲にあるときは、デユーティ５０％のクロックを得るこ
とが出来ないという問題点があった。従って、上記問題
点を解決しなければならないという課題がある。
成されていたので、入力クロックパルスの“Ｈ”レベル
の時間幅τがＴ／４≦τ≦Ｔ／２の範囲にある場合は問
題がないが、０くτ＜Ｔ／４またはＴ／２≦τ≦Ｔの範
囲にあるときは、デユーティ５０％のクロックを得るこ
とが出来ないという問題点があった。従って、上記問題
点を解決しなければならないという課題がある。
発明の目的
この発明は、上記課題を解決するためになされたもので
、入力クロックパルスのデユーティに関係なく任意のデ
ユーティを得ることができるクロックデユーティ制御回
路を得ることを目的とする。
、入力クロックパルスのデユーティに関係なく任意のデ
ユーティを得ることができるクロックデユーティ制御回
路を得ることを目的とする。
［課題を解決するための手段］
この発明に係るクロックデユーティ制御回路は、入力ク
ロックパルスを２分周し分周クロックパルスを発生する
分周回路と、前記分周クロックパルスを遅延させて遅延
分周クロックパルスを発生する遅延回路とを備えている
。そして前記分周クロックパルスと前記遅延分周クロッ
クパルスとを入力とするエクスクル−シブオア回路を備
え、前記遅延回路の遅延量を適宜設定することにより、
任意のデユーティを有する出力クロックパルスを得るよ
うにしたものである。
ロックパルスを２分周し分周クロックパルスを発生する
分周回路と、前記分周クロックパルスを遅延させて遅延
分周クロックパルスを発生する遅延回路とを備えている
。そして前記分周クロックパルスと前記遅延分周クロッ
クパルスとを入力とするエクスクル−シブオア回路を備
え、前記遅延回路の遅延量を適宜設定することにより、
任意のデユーティを有する出力クロックパルスを得るよ
うにしたものである。
［作用］
この発明におけるクロックデユーティ制御回路は、周期
Ｔの入力クロックパルスを２分周回路ニより２分周して
得られた分周クロックパルスと、この分周クロックパル
スを、零から入力クロックパルスの１周期分までの間の
適当量遅延させて得られる遅延分周クロックパルスとの
エクスクル−シブオアをとることにより、任意のデユー
ティを有する出力クロックパルスを得ることができる。
Ｔの入力クロックパルスを２分周回路ニより２分周して
得られた分周クロックパルスと、この分周クロックパル
スを、零から入力クロックパルスの１周期分までの間の
適当量遅延させて得られる遅延分周クロックパルスとの
エクスクル−シブオアをとることにより、任意のデユー
ティを有する出力クロックパルスを得ることができる。
［実施例］
以下、この発明の一実施例を図について説明する。第１
図は、この発明の一実施例によるクロックデユーティ制
御回路の構成を示すブロック図である。
図は、この発明の一実施例によるクロックデユーティ制
御回路の構成を示すブロック図である。
同図において、（１０）は入力端子であり、分周回路（
１１）の入力側に接続されている。分周回路（１１）の
出力は２分され、その一方はエクスクル−シブオア回路
（１２）の一方の入力端子に接続されている。分周回路
（１１）の２分された他の出力は、遅延回路（１３）を
介して、エクスクル−シブオア回路（１２）の他方の入
力端子に接続されている。エクスクル−シブオア回路（
１２）の出力は出力端子（１４）に接続されている。
１１）の入力側に接続されている。分周回路（１１）の
出力は２分され、その一方はエクスクル−シブオア回路
（１２）の一方の入力端子に接続されている。分周回路
（１１）の２分された他の出力は、遅延回路（１３）を
介して、エクスクル−シブオア回路（１２）の他方の入
力端子に接続されている。エクスクル−シブオア回路（
１２）の出力は出力端子（１４）に接続されている。
次に、第２図に示すタイムチャートを参照して動作を説
明する。分周回路（１１）は入力された周期Ｔの入力ク
ロックパルス（Ａ）を２分周し、分周クロックパルス（
Ｄ）を出力する。周知のように、分周クロックパルス（
Ｄ）のデユーティは必ず５０％になる。この分周クロッ
クパルス（Ｄ）を遅延回路（１３）で遅延量δだけ遅延
させた遅延分周クロックパルス（Ｅ）と、分周クロック
パルス（Ｄ）とのエクスクル−シブオアをエクスクル−
シブオア回路（１２）によりとると、出力クロックパル
ス（Ｒ）の“Ｈ”レベルのデユーティは１００δ／Ｔ
［％］となる。遅延回路（１３）の遅延量δは０≦δく
Ｔの範囲で任意に変化させることができるから、例えば
、デユーティ５０％の出力クロックパルス（Ｒ）を得よ
うとすれば、遅延量δをＴ／２とすればよい。このよう
に分周回路（１１）を用いることにより、遅延回路（１
３）で分周クロックパルス（Ｄ）を入力クロックパルス
（Ａ）の１周期分子まで遅延することができるようにな
り、出力クロックパルス（Ｒ）のデユーティを入力クロ
ックパルス（Ａ）のデユーティに関係なく、任意に設定
することができ、回路構成も簡単にできるという利点が
ある。
明する。分周回路（１１）は入力された周期Ｔの入力ク
ロックパルス（Ａ）を２分周し、分周クロックパルス（
Ｄ）を出力する。周知のように、分周クロックパルス（
Ｄ）のデユーティは必ず５０％になる。この分周クロッ
クパルス（Ｄ）を遅延回路（１３）で遅延量δだけ遅延
させた遅延分周クロックパルス（Ｅ）と、分周クロック
パルス（Ｄ）とのエクスクル−シブオアをエクスクル−
シブオア回路（１２）によりとると、出力クロックパル
ス（Ｒ）の“Ｈ”レベルのデユーティは１００δ／Ｔ
［％］となる。遅延回路（１３）の遅延量δは０≦δく
Ｔの範囲で任意に変化させることができるから、例えば
、デユーティ５０％の出力クロックパルス（Ｒ）を得よ
うとすれば、遅延量δをＴ／２とすればよい。このよう
に分周回路（１１）を用いることにより、遅延回路（１
３）で分周クロックパルス（Ｄ）を入力クロックパルス
（Ａ）の１周期分子まで遅延することができるようにな
り、出力クロックパルス（Ｒ）のデユーティを入力クロ
ックパルス（Ａ）のデユーティに関係なく、任意に設定
することができ、回路構成も簡単にできるという利点が
ある。
［発明の効果コ
この発明は、以上説明したとおり、入力クロ・ンクパル
スを２分周する分周回路と、分周クロックパルスを遅延
させて遅延分周クロックパルスを発生する遅延回路と、
エクスクル−シブオア回路とを備え、分周クロックパル
スと遅延分周クロックパルスとのエクスクル−シブオア
をとり、任意のデユーティを有する出力クロックパルス
を得るようにした構成により、出力クロックパルスのデ
ユーティを任意に設定できるとともに、回路構成を従来
に比べ大幅に簡単にすることができるという優れた効果
を有する。
スを２分周する分周回路と、分周クロックパルスを遅延
させて遅延分周クロックパルスを発生する遅延回路と、
エクスクル−シブオア回路とを備え、分周クロックパル
スと遅延分周クロックパルスとのエクスクル−シブオア
をとり、任意のデユーティを有する出力クロックパルス
を得るようにした構成により、出力クロックパルスのデ
ユーティを任意に設定できるとともに、回路構成を従来
に比べ大幅に簡単にすることができるという優れた効果
を有する。
第１図は、この発明の１実施例のブロック図、第２図は
第１図の実施例の動作タイムチャート、第３図は従来の
クロックデユーティ制御回路のブロック図、第４図は第
３図のクロックデユーティ制御回路の動作タイムチャー
トである。 図中、（１１）は分周回路、（１２）はエクスクル−シ
ブオア回路、（１３）は遅延回路である。 なお、図中同一符号は同一または相当部分を示す。 １０°入力婦子 １２゛エクスクル−シフ゛オアロ路 １４：出力☆あ子 図 図 第 図 一 第 図
第１図の実施例の動作タイムチャート、第３図は従来の
クロックデユーティ制御回路のブロック図、第４図は第
３図のクロックデユーティ制御回路の動作タイムチャー
トである。 図中、（１１）は分周回路、（１２）はエクスクル−シ
ブオア回路、（１３）は遅延回路である。 なお、図中同一符号は同一または相当部分を示す。 １０°入力婦子 １２゛エクスクル−シフ゛オアロ路 １４：出力☆あ子 図 図 第 図 一 第 図
Claims (1)
- 入力クロックパルスのデューティを制御するクロックデ
ューティ制御回路において、入力クロックパルスを２分
周し分周クロックパルスを発生する分周回路と、前記分
周クロックパルスを遅延させて遅延分周クロックパルス
を発生する遅延回路と、前記分周クロックパルスと前記
遅延分周クロックパルスとを入力とし出力クロックパル
スを出力するエクスクルーシブオア回路とを備え、前記
遅延回路の遅延量を適宜設定することにより、前記出力
クロックパルスのデューティ比を所望の量に設定できる
ようにしたことを特徴とするクロックデューティ制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2042912A JPH03245608A (ja) | 1990-02-23 | 1990-02-23 | クロックデューティ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2042912A JPH03245608A (ja) | 1990-02-23 | 1990-02-23 | クロックデューティ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03245608A true JPH03245608A (ja) | 1991-11-01 |
Family
ID=12649239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2042912A Pending JPH03245608A (ja) | 1990-02-23 | 1990-02-23 | クロックデューティ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03245608A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1146644A2 (en) * | 2000-04-10 | 2001-10-17 | Samsung Electronics Co., Ltd. | Method and circuit for correcting a duty-cycle of a signal |
| US9821295B2 (en) | 2016-02-19 | 2017-11-21 | King Fahd University Of Petroleum And Minerals | Process for making a NiO-doped aluminogallate nanocomposite |
-
1990
- 1990-02-23 JP JP2042912A patent/JPH03245608A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1146644A2 (en) * | 2000-04-10 | 2001-10-17 | Samsung Electronics Co., Ltd. | Method and circuit for correcting a duty-cycle of a signal |
| EP1146644A3 (en) * | 2000-04-10 | 2003-06-18 | Samsung Electronics Co., Ltd. | Method and circuit for correcting a duty-cycle of a signal |
| US9821295B2 (en) | 2016-02-19 | 2017-11-21 | King Fahd University Of Petroleum And Minerals | Process for making a NiO-doped aluminogallate nanocomposite |
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