JPS6130450B2

JPS6130450B2 -

Info

Publication number: JPS6130450B2
Application number: JP52094101A
Authority: JP
Inventors: Gozo Kage
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1977-08-08
Filing date: 1977-08-08
Publication date: 1986-07-14
Also published as: JPS5428559A

Description

【発明の詳細な説明】本発明は、デイジタル信号方式による移動通信
の回線網に使用される信号遅延装置に関する。

最近、デイジタル信号方式による広域移動通信
においては、複数の基地局を結ぶ回線間で生ずる
信号位相のずれを簡単な構成で合わせることので
きる信号遅延装置の使用が不可欠となつてきた。
一般に、この種の遅延回路は、基本的には、高速
のクロツク・パルスによりシフトレジスタに加え
られたデイジタル信号の位相を予め決められた設
定値へシフトすることによつて遅延出力が得られ
るように構成されているが、実際の使用に際して
は、その調整範囲が大きく、かつ細かく要求され
るので、おのずから構成が複雑となる。さらに、
遅延量の設定値を幾段にも設け、必要に応じて切
替えられることが望ましい。この要求に適合する
ための従来の装置は、デイジタル信号の位相をシ
フトする単位遅延量の同じシフトレジスタと、単
位遅延量の異なるシフトレジスタとをそれぞれ何
種類か用意し、これ等のシフトレジスタのうち異
種のものをまとめて直列に接続したり、同種のも
のと異種のものとをそれぞれまとめて直列に接続
したりすることによつて、切替回路を介して選択
的に遅延信号が得られるようになつている。しか
し乍ら、このような構成においては、全てのシフ
トレジスタがそれぞれの入力側に加えられたデイ
ジタル信号を遅延するように動作しており、その
ために、後述する具体例によつて明らかなよう
に、単位遅延量の異なるシフトレジスタを駆動す
るべく予め用意された周期の違うクロツク・パル
スの印加が同期的に制約されたり、切替回路が複
雑になる等の欠点があつた。

本発明の目的は、上記の欠点を除去し、クロツ
ク・パルスの駆動が容易にして、かつ切替回路の
簡単な広範囲、高精度の信号遅延装置を提供する
にある。

本発明によれば、短い周期のクロツク・パルス
でより長い周期のクロツク・パルスを遅延し、該
遅延されたクロツク・パルスで更に長い周期のク
ロツク・パルスを順次遅延するように段階的に設
けられたｎ個（ｎは１を含む、それ以上の正の整
数）のクロツク・パルス遅延回路と、該ｎ個のう
ちの最終段クロツク・パルス遅延回路の出力で入
力信号を遅延する前段信号遅延回路と、前記ｎ個
のうちの少なくとも１つのクロツク・パルス遅延
回路の出力パルスで直接に、若しくは、該出力パ
ルスを同期的にはたらく別に備えた少なくとも１
つのクロツク・パルス遅延回路を介して更に遅延
したのち、前記前段信号遅延回路の出力信号を遅
延する少なくとも１つの縦続信号遅延回路と、前
記前段信号遅延回路の出力と前記縦続信号遅延回
路の出力とを受け、別に加えられる切り替え信号
の制御により、該前段信号遅延回路の出力と該縦
続信号遅延回路の出力とのうちからどちらかを選
択的に切り替えて出力する切替回路とから構成さ
れた信号遅延装置が得られる。

先ず、従来技術と本発明との比較を容易にする
ために、本発明を説明する前に従来例をより具体
的に説明しよう。第１図は従来の信号遅延装置の
１つの具体的な構成を示したもので、図におい
て、１〜６は遅延回路であり、例えば、縦続接続
されたＤ型フリツプ・フロツプにより構成された
シフトレジスタを示している。７〜９はゲート回
路で、それぞれナンド回路７ａ〜７ｃ，８ａ〜８
ｃ，および９ａ〜９ｃによつて構成されている。
それぞれのシフトレジスタは、回路１，４が周波
数f₃の高速クロツクパルスC₃で、回路２，５が周
波数８×f₃の高速クロツクパルスC₂で、回路３，
６が周波数64×f₃の高速クロツクパルスC₁で動作
する。ここでC₂とC₁をf₃の８倍および64倍に選ん
だのは、一例として８進のシフトレジスタに適合
させたためである。これによつて、回路１，４は
大きなステツプ１／f₃で遅延量の設定ができる
し、回路３，６は最も小さなステツプ１／（64×
f₃）で遅延量の設定が出来る。ここで、f₃は入力の
デイジタル信号x₀の信号速度の整数倍の周波数で
あり、各高速クロツクパルスC₁，C₂およびC₃の
位相はデイジタル信号x₀の変化点に対して同期し
ている。ゲート回路７〜９はそれぞれ切り替え回
路として動作し、端子１１からの入力x₀に対して
端子１６へ導かれる出力x₃の遅延量は、切り替え
信号Ｓが高レベルを示すときは、回路１〜３の全
ての設定値の和となり、信号Ｓが低レベルを示す
ときは、回路１〜６の全ての設定値の和となる。
このように、信号Ｓにより２通りの遅延量が切り
替えられる。しかしながら、この例では、回路１
〜３と回路４〜６が独立していないために、回路
１と４，２と５および３と６をそれぞれ切り替え
るゲート回路７〜９が必要となる。したがつて、
設定値の切り替え数が多くなつたり、あるいは切
り替え段数が増大すればするほど、ゲート回路の
数が増大して、各遅延回路の切り分けが複雑にな
ると言う欠点がある。

そこで、遅延量を設定値単位に分けた場合の従
来技術として、他の具体例を第２図により示す。
図において、２１〜２６はそれぞれ遅延回路を示
しており、全てシフトレジスタが用いられてい
る。このうち、シフトレジスタ２１は入力デイジ
タル信号x₀の信号速度の整数倍の周波数f₃を有す
る高速クロツクパルスC₃により駆動して、入力
信号を遅延し、シフトレジスタ２２および２３は
それぞれf₃の整数倍の周波数８×f₃および64×f₃
を有する高速クロツクパルスC₂およびC₁により
駆動している。シフトレジスタ２４，２５および
２６もシフトレジスタ２１，２２および２３を動
作させるのと同様な周波数、すなわち、それぞれ
f₃，８×f₃および64×f₃を有する高速クロツクパ
ルスC₃′，C₂′およびC₁′を用いている。この例に
おいては、遅延回路の設定値を切り替えるための
ゲート回路は２９によつて示されるように１つで
用足りる。ここでデイジタル信号x₀に対して、高
速クロツクパルスC₃，C₂およびC₁の位相同期が
とれていれば、シフトレジスタ２１，２２および
２３により遅延した出力x₁の遅延量はC₃の周期
の整数倍と、C₂の周期の整数倍と、C₁の周期の
整数倍の総和となる。

次に、x₁の信号をシフトレジスタ２４，２５お
よび２６で正常に遅延させるためには、信号x₁と
高速クロツクパルスC₃′，C₂′およびC₁′とが全て
位相同期していなければならない。例えば、シフ
トレジスタ２４を動作させるクロツクパルスとし
て、シフトレジスタ２１を動作させるものと同じ
クロツクパルスC₃を用いたとすると、シフトレ
ジスタ２２および２３により既に設定した遅延量
に無関係に、シフトレジスタ２１の入力からシフ
トレジスタ２４の出力までの遅延量は高速クロツ
クパルスC₃の整数倍となつてしまう。そこで、
高速クロツクパルスC₃′，C₂′およびC₁′は全て信
号x₁と位相同期する必要がある。回路２７と２８
はそのために設けられた手段であり、先ず、回路
２７で信号x₁の変化点を検出して、この結果を用
いて回路２８により発生している高速クロツクパ
ルスC₃′およびC₂′をリセツト（位相同期）してい
る。なお、C₁′はシフトレジスタ２１，２２およ
び２３を動作させる中で最小周期であり、信号x₁
の変化点に対して位相同期しているので、結果的
にはC₁と同じクロツクパルスが用いられる。以
上述べたごとく、この例によれば、信号x₁と位相
同期した高速クロツクパルスを得るための手段と
して、回路２７および２８が余分に必要となる。

本発明は、上記のごとき従来の欠点を除去する
ために考えられたもので、以下に図面を参照して
本発明の詳細を説明する。第３図は本発明の第１
の実施例を構成図によつて示したものであり、参
照記号１０１〜１０６は遅延回路を示し、それぞ
れシフトレジスタで構成される。端子１０９〜１
１１に加えられる高速クロツクパルスC₃，C₂お
よびC₁はそれぞれ従来例の場合と全く同じf₃，８
×f₃および64×f₃の周波数を有するものとする。
ゲート回路１０７も第２図の回路２９と同じ遅延
量設定値を切り替えるための切り替え回路であ
る。まず、端子１１０に加えられた高速クロツク
パルスC₂は端子１１１からの高速クロツクパル
スC₁によつてシフトレジスタ１０１で遅延され
る。次に、シフトレジスタ１０１により遅延され
た高速クロツクパルスＣ_2aを用いて、端子１０９
からの高速クロツクパルスC₃をシフトレジスタ
１０２により遅延する。この遅延された出力Ｃ_3a
の遅延量は回路１０１の遅延設定値と回路１０２
の遅延設定値との和になる。さらに、この高速ク
ロツクパルスＣ_3aを用いて、シフトレジスタ１０
３により、デイジタル信号入力端子１０８からの
入力信号x₀を遅延させると、遅延出力x₁の遅延量
は各シフトレジスタ１０１，１０２および１０３
の遅延設定値の総和となる。この場合、シフトレ
ジスタ１０３は高速クロツクパルスＣ_3aにより動
作しているから、出力x₁の信号変化点に対して、
高速クロツクパルスＣ_3aは位相的に同期がとれて
いる。同様な理由で、Ｃ_3aの変化点はＣ_2aと、Ｃ₂
_ａの変化点はC₁とそれぞれ位相同期がとれてい
る。すなわち、信号x₁に対して、それぞれの高速
クロツクパルスＣ_3a，Ｃ_2aおよびC₁は位相的に同
期状態にあるから、前段の信号遅延用シフトレジ
スタ１０３に直列に接続されたシフトレジスタ１
０４，１０５および１０６をそれぞれＣ_3a，Ｃ_2a
およびC₁により直接駆動することによつて、そ
れぞれ設定された遅延量に従つて前に遅延された
信号x₁をさらに遅延させ、かくして２通りの遅延
信号x₁とx₂を得ることができる。

第４図は本発明の第２の実施例を構成図によつ
て示したものである。図において、第３図に見ら
れるものと同じ信号は、その機能が同じであり、
よつて説明を繰り返さない。この実施例において
は、シフトレジスタ１１４，１１５および１１６
が、シフトレジスタ１０１，１０２，および１０
３の出力側に同じような構成で段階的に接続され
ている。すでに、第３図で説明したように、シフ
トレジスタ１０１と１０２の出力における高速ク
ロツクパルスＣ_2aおよびＣ_3aはC₁とともに遅延さ
れた信号x₁と位相同期がとれているから、これと
同じ形態によるシフトレジスタ１１４，１１５お
よび１１６によつて遅延量をさらに設定すれば、
シフトレジスタ１１６の出力から信号x₁のさらに
遅延された信号x₂を得ることができる。なお、こ
の実施例においては、所要値に設定された遅延信
号をx₁とx₂の２通りに選んだが、シフトレジスタ
１１６の後段にシフトレジスタ１１４，１１５お
よび１１６と同じく段階的に構成されたシフトレ
ジスタ群を必要な段数だけ縦続接続することによ
つて、遅延量の多段切替えが可能であることは言
うまでもない。

以上、実施例の説明によつて判るごとく、本発
明の信号遅延装置によれば、同じ、または異つた
遅延量の設定範囲を有する遅延回路を多段に接続
するときに、各遅延回路は遅延量設定値単位で回
路的に区別できるから遅延された信号を抽出する
ための切替回路が簡単であるとともに、各段の遅
延回路ごとに同期した高速クロツクパルスを再生
しなおす必要がない。

【図面の簡単な説明】

第１図は従来の信号遅延装置の第１の具体例を
示す構成図、第２図は同じく従来の第２の具体例
を示す構成図、第３図は本発明による信号遅延装
置の第１の実施例を示す構成図、第４図は本発明
の第２の実施例を示す構成図である。図において、１０１〜１０６，１１４〜１１６
は遅延回路、１０７はゲート回路、x₀は入力デイ
ジタル信号、x₁，x₂は遅延されたデイジタル信
号、C₁〜C₃，Ｃ_2a，Ｃ_2b，Ｃ_3a，Ｃ_3bはクロツク
パルスである。

Claims

【特許請求の範囲】

１短い周期のクロツク・パルスでより長い周期
のクロツク・パルスを遅延し、該遅延されたクロ
ツク・パルスで更に長い周期のクロツク・パルス
を順次遅延するように段階的に設けられたｎ個
（ｎは１を含む、それ以上の正の整数）のクロツ
ク・パルス遅延回路と、該ｎ個のうちの最終段ク
ロツク・パルス遅延回路の出力で入力信号を遅延
する前段信号遅延回路と、前記ｎ個のうちの少な
くとも１つのクロツク・パルス遅延回路の出力パ
ルスで直接に、若しくは、該出力パルスを同期的
にはたらく別に備えた少なくとも１つのクロツ
ク・パルス遅延回路を介して更に遅延したのち、
前記前段信号遅延回路の出力信号を遅延する少な
くとも１つの縦続信号遅延回路と、前記前段信号
遅延回路の出力と前記縦続信号遅延回路の出力と
を受け、別に加えられる切り替え信号の制御によ
り、該前段信号遅延回路の出力と該縦続信号遅延
回路の出力とのうちからどちらかを選択的に切り
替えて出力する切替回路とから構成された信号遅
延装置。