KR910003755Y1 - 프로그램 가능한 주파수 분주회로 - Google Patents
프로그램 가능한 주파수 분주회로 Download PDFInfo
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
내용 없음.
Description
제 1 도는 본 고안의 회로도.
제 2 도는 내지 제 4 도는 본 고안을 설명하기 위한 각부의 파형도.
* 도면의 주요부분에 대한 부호의 설명
DEC : 디코더 CNT1, CNT2 : 카운터
NAND : 낸드게이트 NOR : 노아게이트
본 고안은 디지털 회로에서 사용되는 프로그램 가능한 주파수 분주회로에 관한 것이다.
디지털 회로에서 사용되는 종래의 주파수 분주회로는 분주되는 비율이 2.4 또는 어느 하나의 값으로 제한되었던바, 사용자는 주파수의 분주비율을 임으로 선택할 수 없었다.
따라서, 본 고안은 이와같은 점을 감안하여 사용자가 분주배율을까지 임의로 선택할 수 있도록 안출한 것으로서, 이하 본 고안의 구성 및 작용효과를 상세히 설명하면 다음과 같다.
본 고안은 원하는 분주배율을 입력하기 위한 제 1 수단과, 제 1 수단의 출력을 계수하기 위한 제 2 수단 및 상기 제 2 수단의 출력에 따라 기준주파수를 위한 제 3 수단으로 구성된다.
본 고안에 따른 제 1 수단은 디코더(DEC)로 구성되는바, 디코더(DEC)의 인에이블단자(E1)(E2)는 디코더(DEC)가 항상 작동하도록 접지시켰다.
제 2 수단은 두 개의 카운터(CNT1)(CNT2)로 구성되고, 제 3 수단은 낸드케이트(NAND)의 노아게이트(NOR)로 구성될 수도 있다.
본 고안에 따르면, 카운터(CNT1)의 출력(Q1-Q3)과 카운터(CNT3)의 터미널 카운트(TC2)는 낸드케이트(NAND)의 입력단에 연결되고, 낸드게이트(NAND)의 출력단은 카운터(CNT1)(CNT2)의 로드입력단자(PE)와 연결됨과 동시에, 노아게이트(NOR)의 한측 입력단과 연결되는바, 노아게이트(NOR)의 타측입력단에는 기준 주파수(fin)가 인가된다. 미설명부호 fout는 분주되는 주파수를 표시한다.
이와같이 구성된 본 고안의 작동을 살펴보면 다음과 같다.
우선, 분주값을 000으로 할 경우, 디코더(DEC)의 입력단자(A1-A2)에 각각 000을 인가한다. 이때 디코더(DEC)는 그의 인에이블단자(E1)(E2)가 접지되어 액티브(Active) 상태를 유지하기 때문에 그의 출력단(O1-O7)에서는 하이상태의 신호가 출력되어 카운터(CNT1)(CNT2)에 인가된다.
즉, 카운터(CNT1)의 입력값 P0P1P2P3는 1111이 되고, 카운터(CNT2)의 입력값 역시 1111이 되므로 카운터(CNT1)의 출력값(Q1Q2Q3)은 111이 되고, 또한, 카운터(CNT2)의 터미널 카운트(TC2) 역시 1이 되는바, 이러한 하이상태의 값은 낸드게이트(NAND)에 입력된다. 이때 낸드게이트(NAND)는 그의 출력단(A)을 통해 로우상태의 신호를 출력하는바, 클럭이 발생할때마다 카운터(CNT1)(CNT2)의 로우입력단자(PE)에 신호를 제공함으로써 로드(Load) 동작이 일어나게 된다. 다만, 낸드게이트(NAND)에서 출력된 신호가 노아게이트(NOR)에 입력됨에 따라 분주되는 주파수는 기준주파수와 180°의 위상차를 갖는다. 즉 노아게이트(NOR)의 출력단에서 발생되는 주파수(fout)=×fin=fin이 되지만 위상차는 180°를 갖는다. (제 2 도 참조)
분주값을 001로 할 경우, 디코더(DEC)의 입력단자(A0-A2)에 각각 001을 인가하면 디코더(DEC)의 출력(O1)은 로우가 되고, 나머지의 출력(O2-O7)은 모두 하이상태가 되어 카운터(CNT1)(CNT2)에 인가된다.
따라서, 카운터(CNT1)(CNT2)의 입력은 1011, 1111이 되므로 로드시 카운터(CNT1)의 출력값(Q1Q2Q3)은 011이 되고, 카운터(CNT2)의 터미널 카운트(TC2)는 1이 된다. (제 3 도 참조). 따라서, 낸드게이트(NAND)의 출력값은 하이상태가 되므로, 노아게이트(NOR)의 출력(fout)은 로우가 된다.(제 3 도 참조)
그러나, 다음 클럭에 카운터(CNT1)의 출력값(Q1Q2Q3)이 111로 바뀌게 되면 낸드게이트(NAND)의 출력은 로우상태가 되는데, 이 로우상태의 신호가 노아게이트(NOR)에 인가되면, 노아게이트(NOR)의 출력(fout)은 제 3 도에 도시한 바와같이 로우상태에서 하이로 바뀌게 된다.
그 다음 클럭에서 카운터(CNT1)의 출력값이 011로 다시 변할 경우, 낸드게이트(NAND)의 출력은 하이가 되고 노아게이트(NOR)의 출력은 로우상태로 변하게 되므로 로드와 카운트가 번갈아 발생하게 되어 분주주파수(fout)가 된다.
분주값이 010일 경우, 디코더(DEC)의 입력단자(A0-A2)에 각각 010을 인가하면 디코더(DEC)의 출력(Q1)은 하이, Q2는 로우, Q3는 하이이므로 카운터(CNT1)의 출력값(Q1Q2Q3)은 101이 되는바, 이러한 출력신호는 낸드게이트(NAND)에 인가된다. 따라서, 낸드게이트(NAND)의 출력단(A)에서는 하이상태의 신호를 출력함에 따라 노아게이트(NOR)의 출력단에서는 로우상태의 출력주파수(fout)가 발생된다.(제 4 도 참조)
다음 클럭에서 카운터(CNT1)의 출력값(Q1Q2Q3)이 011로 바뀌더라도 낸드게이트(NAND)의 출력은 변하지 않으므로, 출력주파수(fout)는 로우상태를 유지한다.
그러나, 다음 클럭에서 카운터(CNT1)의 출력(Q1,Q2,Q3)이 111로 변할 경우 낸드게이트(NAND)의 출력은 로우가 되므로 노아게이트(NOR)를 통과한 출력주파수는 제 4 도는 도시한 바와같이 하이상태로 변화된다.
그 다음 클럭에서 카운터(CNT1)의 출력값(Q1Q2Q3)이 101로 변할 경우 낸드게이트(NAND)가 그의 출력단(A)을 통해 하이상태의 신호를 출력하여 노아게이트(NOR)에 인가하는바, 이때 노아게이트(NOR)의 출력은 로우상태로 변하게 된다.(제 4 도 참조)
결국 분조되는 주파수가 된다.
이와같이 동작하는 본 고안은 분주배율을에서까지 사용자가 임으로 선택할 수 있는 특징을 지닌 것이다.
Claims (2)
- 원하는 분주배율을 입력하기 위한 제 1 수단과, 상기의 제 1 수단의 출력을 계수하기 위한 제 2 수단 및 상기의 제 2 수단의 출력에 따라 기준주파수를 분주시키기 위한 제 3 수단으로 구성됨을 특징으로 하는 프로그램 가능한 주파수 분주회로.
- 제 1 항에 있어서, 상기의 제 1 수단은 디코더(DEC)이며, 제 2 수단은 카운터(CNT1)(CNT2)로 구성되며, 제 3 수단은 낸드게이트(NAND)와 노아게이트(NOR)로 구성됨을 특징으로 하는 프로그램 가능한 주파수 분주회로.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2019880002804U KR910003755Y1 (ko) | 1988-03-02 | 1988-03-02 | 프로그램 가능한 주파수 분주회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR2019880002804U KR910003755Y1 (ko) | 1988-03-02 | 1988-03-02 | 프로그램 가능한 주파수 분주회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR890020162U KR890020162U (ko) | 1989-10-05 |
KR910003755Y1 true KR910003755Y1 (ko) | 1991-06-01 |
Family
ID=19272877
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR2019880002804U KR910003755Y1 (ko) | 1988-03-02 | 1988-03-02 | 프로그램 가능한 주파수 분주회로 |
Country Status (1)
Country | Link |
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KR (1) | KR910003755Y1 (ko) |
-
1988
- 1988-03-02 KR KR2019880002804U patent/KR910003755Y1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR890020162U (ko) | 1989-10-05 |
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