JPH07115352A - マルチプレクサ - Google Patents

Abstract

(57)【要約】 【目的】 データ信号とは無関係のグリッチが出力され
ないようにする。 【構成】 制御信号Ｃ１のレベルを反転する各ＮＯＴ回
路１，２と、ＮＯＴ回路１の出力信号を反転してＮＯＴ
回路２と略等しい遅延を発生するＮＯＴ回路３と、制御
信号Ｃ１とＮＯＴ回路３の出力信号を両入力とするＯＲ
回路４と、各ＮＯＴ回路１，２からの出力信号を両入力
してＯＲ回路４と略等しい遅延を発生するＯＲ回路５
と、データ信号Ａを一方の入力としてＯＲ回路４の出力
信号を他方の入力とするＡＮＤ回路６と、データ信号Ｂ
を一方の入力としてＯＲ回路５の出力信号を他方の入力
とするＡＮＤ回路７と、各ＡＮＤ回路６，７の出力を両
入力するＯＲ回路８とからなり、制御信号Ｃ１のレベル
に応じて各データ信号Ａ，Ｂのいずれか一方をＯＲ回路
８から出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、複数のデータ信号の
いずれか一方を選択して切り換え出力するマルチプレク
サに関する。

【０００２】

【従来の技術】従来のマルチプレクサでは、クロック信
号を用いてデータ信号の確定後、データ信号のホールド
又は切り換えを同期的に行なっており、通常、ディジタ
ルデータ信号の変化を検出する場合、クロック信号によ
ってデータ信号をホールドし、クロック信号によってそ
のデータ信号を取り込み、ＣＰＵなどで比較を行ない、
そのデータ信号が以前の信号と異なるか否かを検出して
いた。

【０００３】図５は従来のマルチプレクサの回路構成を
示す図である。このマルチプレクサは、二値レベルをと
る制御信号Ｃ０を反転するＮＯＴ回路１２と、そのＮＯ
Ｔ回路１２の出力信号を一方の入力としてデータ信号Ｂ
を他方の入力とするＡＮＤ回路１３と、制御信号Ｃ０を
一方の入力としてデータ信号Ａを他方の入力とするＡＮ
Ｄ回路１４と、ＡＮＤ回路１３，１４の出力を両入力と
するＯＲ回路１５とからなり、制御信号Ｃ０のレベルに
応じてデータ信号Ａ，Ｂのいずれか一方をＯＲ回路１５
から出力させる。

【０００４】表１は、図５のマルチプレクサの各部にお
けるレベルの変化を示す一覧表である。表中の「＊」は
データ信号Ａ，Ｂのいずれかのロジックを示し、「−」
は信号の継続を示している。

【０００５】まず、制御信号Ｃがハイレベル“Ｈ”のと
き、ＮＯＴ回路１２の出力端子ｌの出力信号はローレベ
ル“Ｌ”となり、ＡＮＤ回路１３にはその“Ｌ”の信号
とデータ信号Ｂとが入力され、その結果、ＡＮＤ回路１
３の出力端子ｍには“Ｌ”の信号が出力される。

【０００６】

【表１】

【０００７】一方、ＡＮＤ回路１４には“Ｈ”の制御信
号Ｃ０とデータ信号Ａとが入力され、その結果、ＡＮＤ
回路１４の出力端子ｎにはデータ信号Ｂが出力される。
そして、ＯＲ回路１５には“Ｌ”の信号とデータ信号Ｂ
とが入力され、ＯＲ回路１５の出力端子ＯＵＴ０にはデ
ータ信号Ｂが出力される。

【０００８】次に、制御信号Ｃ０が“Ｌ”に反転する
と、ＮＯＴ回路１２の出力端子ｌにはまだ“Ｌ”の信号
が出力され、ＡＮＤ回路１３には“Ｌ”の制御信号Ｃ０
とデータ信号Ｂが入力され、その結果、ＡＮＤ回路１３
の出力端子ｍには“Ｌ”の信号が出力される。

【０００９】一方、ＡＮＤ回路１４には“Ｌ”の制御信
号Ｃ０とデータ信号Ａとが入力され、その結果、ＡＮＤ
回路１４の出力端子ｎには“Ｌ”の信号が出力される。
そして、ＯＲ回路１５には共に“Ｌ”の信号が入力され
るので、ＯＲ回路１５の出力端子ＯＵＴ０には“Ｌ”の
信号が出力されることになる。この“Ｌ”の信号はデー
タ信号Ａ，Ｂとは無関係のグリッチである。

【００１０】さらに、説明する。図６は表１に基づく図
５の従来のマルチプレクサの動作のタイミングチャート
であり、制御信号Ｃ０，ＮＯＴ回路１２の出力端子ｌ，
ＡＮＤ回路１３の出力信号ｍ（Ｂ・ｌ），ＡＮＤ回路１
４の出力信号ｎ（Ａ・Ｃ０），及び出力信号ＯＵＴ０を
示している。

【００１１】まず、タイミングｔ１，ｔ２で制御信号Ｃ
０がハイレベル“Ｈ”のときは、ＮＯＴ回路１２の出力
端子ｌにはローレベル“Ｌ”信号が出力され、ＡＮＤ回
路１３の出力信号ｍ（Ｂ・ｌ）はローレベル“Ｌ”とな
り、ＡＮＤ回路１４の出力信号ｎ（Ａ・Ｃ０）としてデ
ータ信号“Ａ”が出力され、出力信号ＯＵＴ０としてデ
ータ信号“Ａ”が出力される。

【００１２】次に、タイミングｔ３で制御信号Ｃ０のレ
ベルが“Ｈ”から“Ｌ”に変化しても、出力端子ｌに出
力される信号のレベルは変化せず、各出力信号ｍ（Ｂ・
ｌ），ｎ（Ａ・Ｃ０）のレベルが共に“Ｌ”になり、出
力信号ＯＵＴ０として“Ｌ”の信号が出力される。これ
がデータ信号Ａ，Ｂのいずれにも無関係のグリッチ信号
である。

【００１３】そして、タイミングｔ４で制御信号Ｃ０よ
りも１タイミング遅れて出力端子ｌの出力信号が“Ｈ”
に変化すると、ＡＮＤ回路１４の出力信号ｎ（Ａ・Ｃ
０）のレベルが“Ｌ”のままであるが、ＡＮＤ回路１３
の出力信号ｍ（Ｂ・ｌ）としてデータ信号Ｂが出力さ
れ、出力信号ＯＵＴ０としてデータ信号Ｂが出力される
ようになる。

【００１４】

【発明が解決しようとする課題】上述したように、従来
のマルチプレクサでは、データ信号線の切り換え時にデ
ータ信号とは無関係のグリッチが発生して出力されてし
まう可能性があり、誤ったデータ信号の変化点の検出や
誤動作の原因になるという問題があった。この発明は上
記の点に鑑みてなされたものであり、マルチプレクサか
らデータ信号とは無関係のグリッチが出力されないよう
にすることを目的とする。

【００１５】

【課題を解決するための手段】この発明は上記の目的を
達成するため、二値レベルをとる制御信号を反転する第
１のＮＯＴ回路と、上記制御信号を反転する第２のＮＯ
Ｔ回路と、第１のＮＯＴ回路の出力信号を反転し、第２
のＮＯＴ回路と略等しい遅延を発生する第３のＮＯＴ回
路と、上記制御信号と第３のＮＯＴ回路の出力信号とを
両入力とする第１のＯＲ回路と、第１のＮＯＴ回路の出
力信号と第２のＮＯＴ回路の出力信号とを両入力とし、
第１のＯＲ回路と略等しい遅延を発生する第２のＯＲ回
路と、第１のデータ信号を一方の入力とし、第１のＯＲ
回路の出力信号を他方の入力とする第１のＡＮＤ回路
と、第２のデータ信号を一方の入力とし、第２のＯＲ回
路の出力信号を他方の入力とする第２のＡＮＤ回路と、
第１，第２のＡＮＤ回路の出力を両入力とする第３のＯ
Ｒ回路とからなり、上記制御信号のレベルに応じて第
１，第２のデータ信号のいずれか一方を第３のＯＲ回路
から出力させるようにしたマルチプレクサを提供する。

【００１６】また、上記第１のＡＮＤ回路又は第２のＡ
ＮＤ回路のデータ信号入力回路に上記第３のＯＲ回路の
出力信号を切り換え入力させる回路を設けるとよい。さ
らに、上記第３のＯＲ回路の出力信号を短時間遅延させ
る遅延回路とその遅延回路の入力信号と出力信号とを両
入力とする排他的論理和回路とからなる変化点検出回路
を付加するようにしてもよい。

【００１７】

【作用】この発明によるマルチプレクサは、制御信号の
レベルに応じて第１，第２のデータ信号のいずれか一方
を第３のＯＲ回路から出力させるときに、その第３のＯ
Ｒ回路に同時にローレベルの信号を入力させないで、デ
ータ信号とは無関係のグリッチを出力させない。

【００１８】また、第３のＯＲ回路の出力信号を切り換
え入力させるようにすれば、第３のＯＲ回路から出力さ
れるデータ信号をホールドすることができる。さらに、
第３のＯＲ回路の出力信号を短時間遅延させる遅延回路
とその遅延回路の入力信号と出力信号とを両入力とする
排他的論理和回路とからなる変化点検出回路を付加する
ようにすれば、データ信号の変化点を検出することがで
きる。

【００１９】

【実施例】以下、この発明の実施例を図面に基づいて具
体的に説明する。図１はこの発明の一実施例のマルチプ
レクサの回路構成を示す図である。このマルチプレクサ
は、二値レベルをとる制御信号Ｃ１を反転するＮＯＴ回
路１と、制御信号Ｃ１を反転するＮＯＴ回路２と、ＮＯ
Ｔ回路１の出力信号を反転し、ＮＯＴ回路２と略等しい
遅延を発生するＮＯＴ回路３を備えている。

【００２０】さらに、制御信号Ｃ１とＮＯＴ回路３の出
力信号とを両入力とするＯＲ回路４と、ＮＯＴ回路１の
出力信号とＮＯＴ回路２の出力信号とを両入力とし、Ｏ
Ｒ回路４と略等しい遅延を発生するＯＲ回路５と、デー
タ信号Ａを一方の入力とし、ＯＲ回路４の出力信号を他
方の入力とするＡＮＤ回路６と、データ信号Ｂを一方の
入力とし、ＯＲ回路５の出力信号を他方の入力とするＡ
ＮＤ回路７と、各ＡＮＤ回路６，７の出力を両入力とす
るＯＲ回路８を備えている。

【００２１】そして、このマルチプレクサは、制御信号
Ｃ１がしばらくハイレベル“Ｈ”であった状態からロー
レベル“Ｌ”に落ちると、ＮＯＴ回路１の出力は制御信
号Ｃ１から１タイミング遅れ、ＮＯＴ回路３の出力はそ
れからさらに２タイミング遅れて反転する。さらに、Ｎ
ＯＴ回路２の出力は制御信号Ｃ１から２タイミング遅れ
て反転する。

【００２２】ただし、各ＮＯＴ回路２，３は略同じディ
レイであれば、ＮＯＴ回路１のディレイがＮＯＴ回路２
とＮＯＴ回路３のディレイ差よりも大きければ何タイミ
ングであっても構わない。

【００２３】次に、各ＯＲ回路４，５の出力は入力から
１タイミング遅れる。ただし、各ＯＲ回路４，５は略同
じディレイであれば、ＮＯＴ回路３のディレイがＯＲ回
路５とＯＲ回路４のディレイ差よりも大きければ、特に
何タイミング遅らせても構わない。したがって、各ＯＲ
回路４，５の出力が共に“Ｌ”になることはない。

【００２４】一方、制御信号Ｃ１がしばらく“Ｌ”であ
った状態から“Ｈ”に上がると、ＮＯＴ回路１の出力は
制御信号Ｃ１から１タイミング遅れ、ＮＯＴ回路３の出
力はそれからさらに２タイミング遅れ、ＮＯＴ回路２の
出力は制御信号Ｃ１から２タイミング遅れて反転する。
ただし、ＮＯＴ回路３のディレイはあってもなくても良
いが、各ＮＯＴ回路１，２のいずれか一方にはディレイ
が存在するようにしなければならない。

【００２５】次に、各ＯＲ回路４，５の出力は入力から
１タイミング遅れる。ただし、各ＯＲ回路４，５は略同
じディレイであれば、各ＮＯＴ回路１，２のうちのディ
レイの大きい方がＯＲ回路４とＯＲ回路５のディレイ差
よりも大きければ、特に何タイミング遅れても構わな
い。したがって、このときも各ＯＲ回路４，５の出力が
共に“Ｌ”になることはない。

【００２６】このようにして、このマルチプレクサは制
御信号Ｃ１のレベルに応じて２種類のロジックデータで
ある各データ信号Ａ，Ｂのいずれか一方をＯＲ回路８か
ら出力信号ＯＵＴ１として出力するので、出力信号ＯＵ
Ｔ１には各データ信号Ａ，Ｂとは無関係な出力信号
“Ｌ”が出力されることがない。なお、各ロジック（回
路）を結ぶ信号ラインにはディレイがないものとして扱
っている。

【００２７】次に、さらにこのマルチプレクサの詳細な
動作について説明する。表２は図１のマルチプレクサの
各部におけるレベルの変化を示す一覧表、図２は表２に
基づく図１のマルチプレクサの動作のタイミングチャー
トであり、制御信号Ｃ１，ＮＯＴ回路１の出力端子ａ，
ＮＯＴ回路２の出力端子ｂ，ＮＯＴ回路３の出力端子
ｃ，ＯＲ回路５の出力端子ｄ，及びＯＲ回路４の出力端
子ｅにおける各出力波形と、ＡＮＤ回路７の出力信号ｆ
（Ｂ・ｄ），ＡＮＤ回路６の出力信号ｇ（Ａ・ｅ），及
び出力信号ＯＵＴ１を示している。

【００２８】

【表２】

【００２９】まず、タイミングｔ１〜ｔ２で制御信号Ｃ
１がハイレベル“Ｈ”のときは、ＮＯＴ回路１，２の出
力端子ａにはローレベル“Ｌ”、ＮＯＴ回路３の出力端
子ｃにはハイレベル“Ｈ”、ＯＲ回路５の出力端子ｄに
はローレベル“Ｌ”、ＯＲ回路４の出力端子ｅにはハイ
レベル“Ｈ”の各信号がそれぞれ出力され、ＡＮＤ回路
７の出力信号ｆ（Ｂ・ｄ）はローレベル“Ｌ”となり、
ＡＮＤ回路６の出力信号ｇ（Ａ・ｅ）としてデータ信号
“Ａ”が出力され、出力信号ＯＵＴ１としてデータ信号
“Ａ”が出力される。

【００３０】次に、タイミングｔ３で制御信号Ｃ１のレ
ベルが“Ｈ”から“Ｌ”に変化しても、各出力端子ａ〜
ｅに出力される信号のレベルは変化せず、各出力信号ｆ
（Ｂ・ｄ），ｇ（Ａ・ｅ），出力信号ＯＵＴ１も変化し
ない。また、タイミングｔ４で制御信号Ｃ１よりも１タ
イミング遅れて出力端子ａの出力信号が“Ｈ”に変化し
ても、各出力端子ａ〜ｅから出力される信号のレベルは
変化せず、各ＡＮＤ回路７，６の各出力信号ｆ（Ｂ・
ｄ），ｇ（Ａ・ｅ）も変化しないので、ＯＲ回路８の出
力信号ＯＵＴ１も変化しない。

【００３１】ところが、タイミングｔ５で制御信号Ｃ１
よりも２タイミング遅れて出力端子ｂの出力信号が
“Ｈ”に変化すると、出力端子ｃの出力信号のレベルは
変化しないが、出力端子ｄの出力信号が“Ｈ”に変化
し、各ＡＮＤ回路７，６の各出力信号ｆ（Ｂ・ｄ），ｇ
（Ａ・ｅ）としてそれぞれデータ信号Ｂ，Ａが出力さ
れ、ＯＲ回路８の出力信号ＯＵＴ１としてデータ信号
Ｂ，Ａのいずれか一方が出力されるようになる（図中に
は「＊」で示す）。

【００３２】また、タイミングｔ６で制御信号Ｃ１より
も３タイミング遅れてＮＯＴ回路３の出力端子ｃの出力
信号が“Ｌ”に変化すると、出力端子ｃと出力端子ｄの
出力信号のレベルは変化せず、各ＡＮＤ回路７，６の各
出力信号ｆ（Ｂ・ｄ），ｇ（Ａ・ｅ）としてそれぞれデ
ータ信号Ｂ，Ａが出力され、ＯＲ回路８の出力信号ＯＵ
Ｔ１としてデータ信号Ｂ，Ａのいずれか一方が出力され
る。

【００３３】さらに、タイミングｔ７で制御信号Ｃ１よ
りも４タイミング遅れてＯＲ回路４の出力端子ｅの出力
信号が“Ｌ”に変化すると、ＡＮＤ回路６の出力信号ｇ
（Ａ・ｅ）が“Ｌ”に変化し、出力信号ＯＵＴ１として
データ信号Ｂが出力されるようになり、このまま制御信
号Ｃ１のレベルが変化しないタイミングｔ８，ｔ９でも
この出力が維持される。

【００３４】次に、タイミングｔ１０で制御信号Ｃ１が
“Ｌ”から“Ｈ”に変化すると、出力端子ａ〜ｅの各出
力信号のレベルは変化せず、各出力信号ｆ（Ｂ・ｄ），
ｇ（Ａ・ｅ）にはそれぞれデータ信号Ｂ，Ａが出力さ
れ、出力信号ＯＵＴ１としてデータ信号Ｂが出力され
る。

【００３５】ところが、タイミングｔ１１でタイミング
ｔ１０における制御信号Ｃ１のレベル変化よりも１タイ
ミング遅れて、出力端子ａと出力端子ｅがそれぞれ
“Ｌ”，“Ｈ”に変化すると、各ＡＮＤ回路７，６の各
出力信号ｆ（Ｂ・ｄ），ｇ（Ａ・ｅ）としてそれぞれデ
ータ信号Ｂ，Ａが出力され、ＯＲ回路８の出力信号ＯＵ
Ｔ１としてデータ信号Ｂ，Ａのいずれか一方が出力され
る。

【００３６】また、タイミングｔ１２でタイミングｔ１
０における制御信号Ｃ１のレベル変化よりも２タイミン
グ遅れてＮＯＴ回路２の出力端子ｂの出力信号が“Ｌ”
に変化すると、各出力端子ｄ，ｅの出力信号のレベルは
変化せず、各ＡＮＤ回路７，６の各出力信号ｆ（Ｂ・
ｄ），ｇ（Ａ・ｅ）としてそれぞれデータ信号Ｂ，Ａが
出力され、ＯＲ回路８の出力信号ＯＵＴ１としてデータ
信号Ｂ，Ａのいずれか一方が出力される。

【００３７】さらに、タイミングｔ１３でタイミングｔ
１０における制御信号Ｃ１のレベル変化よりも３タイミ
ング遅れてＮＯＴ回路３の出力端子ｃとＯＲ回路５の出
力端子ｄの各出力信号のレベルがそれぞれ“Ｈ”，
“Ｌ”に変化すると、ＯＲ回路４の出力端子ｅの出力信
号のレベルは変化せず、ＡＮＤ回路７の出力信号ｆ（Ｂ
・ｄ）は“Ｌ”となり、ＡＮＤ回路６の出力信号ｇ（Ａ
・ｅ）としてデータ信号Ａが出力され、ＯＲ回路８の出
力信号ＯＵＴ１としてデータ信号Ａが出力される。そし
て、このまま制御信号Ｃ１のレベルが変化しないタイミ
ングｔ１５，ｔ１６でもこの出力が維持される。

【００３８】このようにして、このマルチプレクサは、
略等しい遅延を発生させるＮＯＴ回路２，３と、略等し
い遅延を発生させるＯＲ回路４，５を組み入れた構成を
持ち、制御信号Ｃ１によって変化するゲート信号につい
て、各ＯＲ回路４，５のそれぞれのゲート信号がハイレ
ベルからローレベルに変化するときにより長いディレイ
がかかり、制御信号Ｃ１によってデータ信号Ａ，Ｂを切
り換える際に誤ったグリッチ信号を出力することがな
い。

【００３９】次に、他の実施例について説明する。図３
はそのマルチプレクサの回路構成を示す図であり、図１
と共通する部分には同一符号を付してその説明を省略す
る。この実施例のマルチプレクサでは、ＡＮＤ回路７の
データ信号入力回路にＯＲ回路８の出力信号をスイッチ
ＳＷによって切り換え入力させる回路９を備えており、
スイッチＳＷを端子Ｓ１側に切り換え、出力信号ＯＵＴ
１をＡＮＤ回路７の一方の入力としてフィードバックさ
せる。

【００４０】最初は、制御信号Ｃ１がハイレベル“Ｈ”
のとき、ＯＲ回路８の出力信号ＯＵＴ１としてデータ信
号Ａが出力される。このデータ信号Ａをホールドする場
合は、スイッチＳＷを端子Ｓ１側に切り換え、制御信号
Ｃ１をローレベル“Ｌ”に落すと、ＯＲ回路８から出力
されたデータ信号Ａが回路９によってＡＮＤ回路７へフ
ィードバックして入力され、一方、ＡＮＤ回路６からの
出力は無効になり、その結果、ＯＲ回路８からの出力信
号としてデータ信号Ａがホールドされる。また、スイッ
チＳＷを端子Ｓ２側に切り換えれば、そのホールドを解
除し、ＯＲ回路８からはデータ信号Ｂが出力されるよう
になる。

【００４１】このようにして、回路９のスイッチＳＷを
端子Ｓ１側に切り換え、制御信号Ｃ１を“Ｈ”から
“Ｌ”に変えることによって、ＯＲ回路８から出力され
るデータ信号をＡＮＤ回路７にフィードバックさせてデ
ィジタルデータのデータ信号Ａをホールドすることがで
きる。また、スイッチＳＷを端子Ｓ２側に切り換えれ
ば、ＯＲ回路８からデータ信号Ｂを出力する。したがっ
て、データ信号と無関係なグリッチなしでホールド及び
その解除を行なえる。

【００４２】次に、さらに他の実施例について説明す
る。この実施例のマルチプレクサでは図１又は図３に示
したマルチプレクサに変化点検出回路を付加している。
図４はその変化点検出回路の構成を示す図である。この
変化点検出回路は、そのＯＲ回路８の出力信号を短時間
遅延させる遅延回路１０と、その遅延回路１０の入力信
号と出力信号ＯＵＴ１を両入力する排他的論理和回路１
１とからなり、その入力端子ｈ側を上記マルチプレクサ
のＯＲ回路８の出力端子側に接続する。

【００４３】次に、この変化点検出回路の動作について
説明する。遅延回路１０によって短時間のディレイがか
けられ、入力端子ｈから入力される出力信号ＯＵＴ１に
変化があったとき、排他的論理和回路１１に異なった信
号が入力されることになり、排他的論理和回路１１の出
力端子ｉからハイレベル“Ｈ”のパルスを出力する。

【００４４】したがって、このマルチプレクサでは、変
化点検出回路に出力信号ＯＵＴ１としてデータ信号Ａ，
Ｂとは無関係な信号であるグリッチが入力されず、出力
信号ＯＵＴ１に真の信号の変化があったときのみに、こ
の変化点検出回路から“Ｈ”のパルスを出力し、信号の
変化点を検出することができる。

【００４５】このようにして、ＯＲ回路８の出力側に変
化点検出回路を付加することにより、データのホールド
またはそのホールドの解除時に誤作動のない変化点検出
を行なえるようになる。

【００４６】上述したマルチプレクサでは、ＯＲ回路８
に同時にローレベルの信号が入力されることが一瞬たり
ともないので、出力信号としてデータ信号Ａ，Ｂとは無
関係なグリッチを出力することがない。また、信号の変
化点を正確に検出することができる。さらに、ＯＲ回路
８からの出力信号の変化を見逃すことなく正確に検出す
ることができる。

【００４７】

【発明の効果】以上説明してきたように、この発明によ
るマルチプレクサによれば、制御信号のレベルに応じて
第１，第２のデータ信号のいずれか一方を第３のＯＲ回
路から出力させるときに、その第３のＯＲ回路に同時に
ローレベルの信号を入力させないで、データ信号とは無
関係のグリッチを出力させない。

【００４８】また、第３のＯＲ回路の出力信号を切り換
え入力させるようにすれば、第３のＯＲ回路から出力さ
れるデータ信号をホールドすることができる。さらに、
第３のＯＲ回路の出力信号を短時間遅延させる遅延回路
とその遅延回路の入力信号と出力信号とを両入力とする
排他的論理和回路とからなる変化点検出回路を付加する
ようにすれば、データ信号の変化点を検出することがで
きる。

【図面の簡単な説明】

【図１】この発明の一実施例のマルチプレクサの回路構
成を示す図である。

【図２】図１のマルチプレクサの動作のタイミングチャ
ート図である。

【図３】この発明の他の実施例のマルチプレクサの回路
構成を示す図である。

【図４】この発明のさらに他の実施例のマルチプレクサ
の回路構成を示す図である。

【図５】従来のマルチプレクサの回路構成を示す図であ
る。

【図６】従来のマルチプレクサの動作のタイミングチャ
ート図である。

【符号の説明】

１〜３：ＮＯＴ回路 ４，５，８：ＯＲ回路 ６，７：ＡＮＤ回路 ９：回路 １０：遅延回路 １１：排他的論理和回路 Ａ，Ｂ：データ信号 Ｃ１：制御信号 ＳＷ：スイッチ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 二値レベルをとる制御信号を反転する第
   １のＮＯＴ回路と、 前記制御信号を反転する第２のＮＯＴ回路と、 前記第１のＮＯＴ回路の出力信号を反転し、前記第２の
   ＮＯＴ回路と略等しい遅延を発生する第３のＮＯＴ回路
   と、 前記制御信号と前記第３のＮＯＴ回路の出力信号とを両
   入力とする第１のＯＲ回路と、 前記第１のＮＯＴ回路の出力信号と第２のＮＯＴ回路の
   出力信号とを両入力とし、前記第１のＯＲ回路と略等し
   い遅延を発生する第２のＯＲ回路と、 第１のデータ信号を一方の入力とし、前記第１のＯＲ回
   路の出力信号を他方の入力とする第１のＡＮＤ回路と、 第２のデータ信号を一方の入力とし、前記第２のＯＲ回
   路の出力信号を他方の入力とする第２のＡＮＤ回路と、 前記第１，第２のＡＮＤ回路の出力を両入力とする第３
   のＯＲ回路とからなり、 前記制御信号のレベルに応じて前記第１，第２のデータ
   信号のいずれか一方を前記第３のＯＲ回路から出力させ
   るようにしたことを特徴とするマルチプレクサ。
2. 【請求項２】 請求項１記載のマルチプレクサにおい
   て、前記第１のＡＮＤ回路又は第２のＡＮＤ回路のデー
   タ信号入力回路に前記第３のＯＲ回路の出力信号を切り
   換え入力させる回路を設けたことを特徴とするマルチプ
   レクサ。
3. 【請求項３】 請求項１又は２記載のマルチプレクサに
   おいて、前記第３のＯＲ回路の出力信号を短時間遅延さ
   せる遅延回路と該遅延回路の入力信号と出力信号とを両
   入力とする排他的論理和回路とからなる変化点検出回路
   を付加したことを特徴とするマルチプレクサ。