JP2010259079A - 2倍データレートのシリアル符号器 - Google Patents
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Abstract
【解決手段】入力パラレルデータを受けるラッチと、ラッチ出力をマルチプレクサの複数入力に結合し、ラッチがデータ入力を可能にするエネーブラとマルチプレクサの複数の入力のうちの1つを選択させるカウンタにて
シリアル変換器を構成する。カウンタはマルチプレクサにグレイコードの入力選択値を提供し、マルチプレクサ選択入力の遷移中にグリッチを無い出力を提供する。
【選択図】図2
Description
携帯機器向ディスプレイディジタルインタフェース(MDDI)は、ホストとクライアント間の近距離通信リンク上で超高速シリアルデータ転送を可能にする費用効果的で低消費電力な転送メカニズムである。
MDDIホストコアはVESA(ビデオ電子装置規格化協会)によって定義されるMDDI仕様のホスト側のハードウェア実施を提供する。MDDIホストコアはMDDIホストプロセッサと、MDDI仕様で指定されるように動作する外部接続との双方に接合する。
基本的には、DIO PADブロック314はMDDIのためのシリアル符号器を含む。図5は本発明の実施例に基づくMDDIシリアル符号器500を示すブロック図である。
本発明により、MDDIシリアル符号器600のマルチプレクサ606は入力選択遷移期間にグリッチのない出力を提供する。図8に、選択された入力および/またはデータ入力における遷移に起因して、マルチプレクサの出力において起こりうる出力グリッチの例を示す。
MDDIシリアル符号器600のマルチプレクサ606の出力は以下の出力選択アルゴリズムにより管理される。
(sn(2) AND sn(1) AND sn(0) AND d(0)) OR (sn(2) AND sn(1) AND s(0) AND d(1)) OR (sn(2) AND s(1) AND sn(0) AND d(2)) OR (sn(2) AND s(1) AND s(0) AND d(3)) OR
(s(2) AND sn(1) AND sn(0) AND d(4)) OR (s(2) AND sn(1) AND s(0) AND d(5)) OR
(s(2) AND s(I) AND sn(0) AND d(6)) OR (s(2) AND s(1) AND s(0) AND d(7)) OR
(sn(2) AND sn(1) AND d(1) AND d(0)) OR (sn(1) AND sn(0) AND d(4) AND d(0)) OR
(sn(2) AND s(0) AND d(3) AND d(1)) OR (sn(2) AND s(1) AND d(3) AND d(2)) OR
(s(2) AND sn(1) AND d(5) AND d(4)) OR (s(1) AND sn(0) AND d(6) AND d(2)) OR
(s(2) AND s(0) AND d(7) AND d(5)) OR (s(2) AND s(1) AND d(7) AND d(6))。
図9は、マルチプレクサ606の入力クロック、選択用入力、データ入力、およびマルチプレクサ出力に関連するタイミング図の例である。図9の例において、入力選択シーケンス{S2,S1,S0}は図7に示したグレイコード入力選択シーケンスに従っている。
本発明の種々の実施例が上で説明されたが、それらが限定ではなく例としてのみ述べられことが理解されるべきである。本発明の精神および範囲から逸脱することなく種々の変更が形態および詳細において可能であることは当業者に明らかであろう。したがって、本発明の広さと範囲は上で説明された代表的な実施例のいずれによっても限定されるべきでなく、以下の請求範囲およびそれら等価物に従ってのみ定義されるべきである。
Claims (23)
- 複数の入力を有するマルチプレクサと、
複数のデータ入力を有し、前記マルチプレクサの前記複数の入力に結合された複数のラッチと、
前記複数のラッチに結合され、前記複数のラッチがそれらのデータ入力を更新することを可能にするエネーブラと、
前記マルチプレクサに結合され、出力用に前記マルチプレクサの前記複数の入力のうちの1つを選択するカウンタと、
を含む2倍データレートのシリアル符号器。 - 前記マルチプレクサは、N入力および1出力を有するN:1マルチプレクサであり、ここでNは2の整数累乗である、請求項1記載の符号器。
- 前記マルチプレクサが8入力を有する請求項1記載の符号器。
- 前記マルチプレクサは、選択入力の遷移中にグリッチのない出力を提供する請求項1記載の符号器。
- 前記カウンタは、前記マルチプレクサにグレイコードシーケンスに従う入力選択値を提供する請求項1記載の符号器。
- 前記マルチプレクサは、前記グレイコードシーケンスの先験的知識に基づいて最適化された出力選択アルゴリズムを含む請求項5記載の符号器。
- 前記出力選択アルゴリズムは、前記グレイコードシーケンスに従った入力遷移の間のみグリッチの無い出力を提供し、それによって前記マルチプレクサのサイズを縮小する請求項6記載の符号器。
- s(n)が入力選択値のビットを表し、sn(n)がs(n)の否定を表し、d(k)が前記マルチプレクサの入力のビットを表すとして、前記出力選択アルゴリズムは、以下の式
出力=
(sn(2) AND sn(1) AND sn(0) AND d(0)) OR (sn(2) AND sn(1) AND s(0) AND d(1)) OR (sn(2) AND s(1) AND sn(0) AND d(2)) OR (sn(2) AND s(1) AND s(0) AND d(3)) OR
(s(2) AND sn(1) AND sn(0) AND d(4)) OR (s(2) AND sn(1) AND s(0) AND d(5)) OR
(s(2) AND s(I) AND sn(0) AND d(6)) OR (s(2) AND s(1) AND s(0) AND d(7)) OR
(sn(2) AND sn(1) AND d(1) AND d(0)) OR (sn(1) AND sn(0) AND d(4) AND d(0)) OR
(sn(2) AND s(0) AND d(3) AND d(1)) OR (sn(2) AND s(1) AND d(3) AND d(2)) OR
(s(2) AND sn(1) AND d(5) AND d(4)) OR (s(1) AND sn(0) AND d(6) AND d(2)) OR
(s(2) AND s(0) AND d(7) AND d(5)) OR (s(2) AND s(1) AND d(7) AND d(6))
に従って前記マルチプレクサ出力を選択する請求項7記載の符号器。 - 前記カウンタは、入力クロックの立ち上がりまたは立ち下がりのいずれかのエッジで遷移する請求項1記載の符号器。
- 前記マルチプレクサは、前記入力クロックのエッジ毎に1ビットを出力する請求項9記載の符号器。
- 前記複数のラッチのうちの1つのサブセットが前記マルチプレクサによって出力用に選択されている間、前記複数のラッチのうちの別の1つのサブセットのみが更新される請求項1記載の符号器。
- 前記エネーブラは、前記カウンタで生成される前記入力選択値に基づいて前記複数のラッチを動作可能にする請求項5記載の符号器。
- 前記符号器は、パラレル入力データを受信し、それをシリアル通信リンクにシリアルに出力する請求項1記載の符号器。
- 前記シリアル通信リンクは、携帯機器向ディスプレイディジタルインタフェース(MDDI)リンクである請求項1記載の符号器。
- 複数の入力ビットを記憶する手段と、
入力選択シーケンスを生成する手段と、
前記入力選択シーケンスに従って、前記複数の入力ビットをシリアルに出力する手段と、
を含むシリアル符号器。 - 前記記憶する手段内の前記複数の入力ビットを更新する手段をさらに含む請求項15記載のシリアル符号器。
- 前記出力する手段は、前記入力選択シーケンスにおける入力遷移の間にグリッチの無い出力を提供する請求項15記載のシリアル符号器。
- 前記入力選択シーケンスはグレイコードシーケンスである請求項15記載のシリアル符号器。
- 前記出力する手段は、前記グレイコードシーケンスの先験的知識に基づいて最適化された出力選択アルゴリズムを含む請求項18記載のシリアル符号器。
- 前記出力選択アルゴリズムは、前記グレイコードシーケンスに従った入力遷移の間のみグリッチの無い出力を提供する請求項19記載のシリアル符号器。
- 前記入力遷移は、入力クロックの立ち上がりまたは立ち下がりのいずれかのエッジで発生する請求項17記載のシリアル符号器。
- 前記シリアルに出力する手段は、前記入力クロックのエッジ毎に1ビットを出力する請求項21記載のシリアル符号器。
- 複数の入力を有するマルチプレクサと、
複数のデータ入力を有し、前記マルチプレクサの前記複数の入力と結合された複数のラッチと、
前記複数のラッチに結合され、前記複数のラッチがそれらのデータ入力を更新することを可能とするエネーブラと、
前記マルチプレクサに結合され、出力用に前記マルチプレクサの前記複数の入力のうちの1つを選択するためのカウンタと、
を含むシステム。
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