BRPI0518262B1

BRPI0518262B1 - codificador serial de taxa de dados dupla

Info

Publication number: BRPI0518262B1
Application number: BRPI0518262A
Authority: BR
Inventors: Steele Brian; Musfeldt Curtis; A Wiley George
Original assignee: Qualcomm Inc
Priority date: 2004-11-24
Filing date: 2005-11-23
Publication date: 2018-05-08
Also published as: IL183412A0; EP1825350A4; AU2010202381A1; CN101103568A; CN101103569B; JP4669008B2; WO2006058051A2; IL183402A0; CN101103568B; WO2006058053A3; IL183408A0; CN101103532B; CN101103532A; JP2010259079A; JP5485009B2; CN102045157B; CA2588702C; CA2588715C; CN101103326B; KR100910073B1

Abstract

codificador serial de taxa de dados dupla. um codificador serial de taxa de dados dupla é provido. o codificador serial compreende um mux possuindo uma pluralidade de entradas, uma pluralidade de latches acoplada às entradas do mux, um habilitador para habilitar os latches para que atualizem suas entradas de dados, e um contador para selecionar uma dentre a pluralidade de entradas do mux para saída. em outro aspecto, o mux prove uma saída sem falha durante transições de entrada. o mux inclui um algoritmo de seleção de saída otimizado com base em um conhecimento a priori de uma sequência de seleção de entrada provida pelo contador.

Description

(54) Título: CODIFICADOR SERIAL DE TAXA DE DADOS DUPLA (51) Int.CI.: H03M 9/00; H03M 1/00 (30) Prioridade Unionista: 02/12/2004 US 60/632,852, 02/12/2004 US 60/632,825, 02/12/2004 US 60/633,084, 24/11/2004 US 60/630,853, 30/11/2004 US 60/631,549 (73) Titular(es): QUALCOMM INCORPORATED (72) Inventor(es): BRIAN STEELE; GEORGE A. WILEY; CURTIS MUSFELDT

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CODIFICADOR SERIAL DE TAXA DE DADOS DUPLA

FUNDAMENTOS

Campo [0001] A presente invenção refere-se geralmente a um codificador serial para links de comunicação serial de alta taxa de dados. Mais particularmente, a invenção se refere a um codificador serial de taxa de dados dupla para links de Interface Digital de Display Móvel (MDDI).

Fundamentos [0002] No campo de tecnologias de interconexão, a demanda por taxas de dados sempre crescentes, especialmente com relação às apresentações de vídeo, continua a crescer.

[0003] A Interface Digital de Display Móvel (MDDI) é um mecanismo de transferência econômico e de baixo consumo de potência que habilita a transferência de dados à velocidade muito alta através de um link de comunicação de curto alcance entre um hospedeiro e um cliente. A MDDI requer um mínimo de apenas quatro fios mais potência para a transferência de dados bidirecional que entrega uma largura de banda máxima de até 3,2 Gbits por segundo.

[0004] Em uma aplicação, MDDI aumenta a confiabilidade e diminui o consumo de potência em telefones tipo concha (clamshell) pela redução significativa do número de fios que correm através de uma articulação do aparelho telefônico para interconectar o controlador de banda base digital com um display LCD e/ou uma câmera. Essa redução dos fios também permite que os fabricantes de aparelho telefônico reduzam os custos de desenvolvimento simplificando os projetos de aparelho telefônico tipo concha ou deslizante (sliding).

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2/26 [0005] MDDI é um protocolo de transferência serial, e, como tal, dados recebidos em paralelo para transmissão através de um link MDDI precisam ser

serializados. O	que é necessário,	portanto, é	um
codificador serial,	integrável em um	controlador de link
MDDI, que suporta	a taxa de dados de	alta velocidade	de
MDDI.
Sumário
[0006]	Em um aspecto da presente invenção,	um
codificador serial	de taxa de dados	dupla para MDDI	é

provido. O codificador serial compreende um multiplexador (mux) possuindo uma pluralidade de entradas, uma pluralidade de latches acoplados às entradas do mux, um habilitador para habilitar os latches para que atualizem suas entradas de dados, e um contador para selecionar uma dentre uma pluralidade de entradas do mux para saída.

[0007] Em outro aspecto da invenção, o mux provê uma saída sem falha (glitch) durante as transições de entrada. O mux pode incluir um processo (algoritmo) de seleção de saída otimizado com base em um conhecimento a priori de uma sequência de seleção de entrada provida pelo contador. A sequência de seleção de entrada pode ser uma sequência de código de Gray.

[0008] As modalidades, características, e vantagens adicionais da presente invenção, além da estrutura e operação das várias modalidades da presente invenção, são descritas em detalhes abaixo com referência aos desenhos em anexo.

Breve Descrição Dos Desenhos [0009] Os desenhos em anexo, que são incorporados aqui e formam uma parte da especificação, ilustram a presente invenção e, juntamente com a descrição, servem adicionalmente para explicar os princípios da

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3/26 invenção e para habilitar um versado na técnica pertinente para que crie ou faça uso da invenção.

[00010] A figura 1 é um diagrama de blocos que ilustra um ambiente exemplar utilizando uma Interface Digital de Display Móvel (MDDI);

[00011] A figura 1A é um diagrama de uma interface de dispositivo de dados digital acoplada a um dispositivo digital e a um dispositivo periférico;

[00012] A figura 2 é um diagrama de blocos que ilustra uma interconexão de link MDDI de acordo com uma modalidade do exemplo da figura 1;

[00013] A figura 3 é um diagrama de blocos que ilustra a arquitetura interna do Núcleo Hospedeiro MDDI do Hospedeiro MDDI da figura 1;

[00014] A figura 4 é um diagrama de blocos que ilustra o fluxo de dados dentro do Núcleo Hospedeiro MDDI da figura 3;

[00015] A figura 5 é um diagrama de blocos que ilustra um codificador serial MDDI de acordo com uma modalidade da presente invenção;

[00016] A figura 6 é um diagrama de circuito que ilustra um codificador serial MDDI de acordo com outra modalidade da presente invenção;

	[00017]	A	figura	7	ilustra	um processo	de
seleção	de saída	de	mux em	resposta a	uma sequência	de
seleção	de entrada	de	código	de	Gray;
	[00018]	A	figura	8	é uma ilustração exemplar
das falhas de saída	que podem	ocorrer na	saída de um	mux

devido às transições de entrada de seleção e transições de entrada de dados;

[00019] A figura 9 é um diagrama de temporização exemplar com relação a relógio de entrada,

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4/26 entradas selecionadas, entradas de dados, e saída de mux do mux da figura 6.

[00020] A presente invenção será descrita com referência aos desenhos em anexo. O desenho no qual um elemento aparece primeiro é tipicamente indicado pelo(s) dígito(s) mais à esquerda no número de referência correspondente.

Descrição Detalhada [00021] Essa especificação descreve uma ou mais modalidades que incorporam as características dessa invenção. A(s) modalidade(s) descrita(s) exemplifica(m) meramente a invenção. O escopo da invenção não está limitado à(s) modalidade(s) descrita(s). A invenção é definida pelas reivindicações em anexo da mesma.

[00022] A(s) modalidade(s) descrita(s), e referências na especificação a uma modalidade, “uma modalidade”, uma modalidade exemplar, etc., indicam que a(s) modalidade(s) descrita(s) pode(m) incluir uma característica, estrutura ou aspecto particular, porém toda modalidade não necessariamente inclui a característica, estrutura ou aspecto particular. Ademais, tais frases não se referem necessariamente a mesma modalidade. Adicionalmente, quando uma característica, estrutura ou aspecto particular é descrito com relação a uma modalidade, é sugerido que a mesma esteja contida no conhecimento de um versado na técnica para efetuar tal característica, estrutura ou aspecto com relação a outras modalidades descritas ou não explicitamente.

[00023] As modalidades da invenção podem ser implementadas em hardware, firmware, software, ou qualquer combinação dos mesmos. As modalidades da invenção também podem ser implementadas como instruções armazenadas em um meio legível por máquina, que pode ser lido e executado por

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5/26 um ou mais processadores. Um meio legível por máquina pode incluir qualquer mecanismo para armazenamento ou transmissão de informação em uma forma legível por uma máquina (por exemplo, um dispositivo de computação). Por exemplo, um meio legível por máquina pode incluir memória somente de leitura (ROM); memória de acesso aleatório (RAM); mídia de armazenamento em disco magnético; mídia de armazenamento ótico; dispositivos de memória flash; elétricos, óticos, acústicos ou outras formas de sinais propagados (por exemplo, ondas portadoras, sinais infravermelhos, sinais digitais, etc.), e outros. Adicionalmente, firmware, software, rotinas, instruções podem ser descritos aqui como realizando determinadas ações. No entanto, deve ser apreciado que tais descrições servem meramente para fins de conveniência e que tais ações de fato resultam dos dispositivos de computação, processadores, controladores ou outros dispositivos executando o firmware, o software, as rotinas e as instruções.

Interface Digital de Display Móvel (MDDI) [00024] A Interface Digital de Display Móvel (MDDI) é um mecanismo de transferência econômico, de baixo consumo de potência que habilita a transferência de dados seriais em velocidade muito alta através de um link de comunicação de curto alcance entre um hospedeiro e um cliente.

[00025] A seguir, exemplos da MDDI serão apresentados com relação a um módulo de câmera contido em uma concha superior de um telefone móvel. No entanto, seria aparente aos versados na(s) técnica(s) relevante(s) que qualquer módulo possuindo características de funcionalidade

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6/26 equivalente ao módulo da câmera poderia ser prontamente substituído e utilizado nas modalidades dessa invenção.

[00026] Adicionalmente, de acordo com as modalidades da invenção, um hospedeiro MDDI pode compreender um dos vários tipos de dispositivos que podem se beneficiar da utilização da presente invenção. Por exemplo, o hospedeiro pode ser um computador portátil na forma de um aparelho de mão, laptop, ou dispositivo de computação móvel similar. Também pode ser um Assistente de Dados Pessoais (PDA), um dispositivo de paging, ou um de muitos telefones sem fio ou modems. Alternativamente, o hospedeiro pode ser um dispositivo de entretenimento ou apresentação portátil tal como um DVD portátil ou aparelho de CD, ou um dispositivo de jogos. Adicionalmente, o hospedeiro pode residir como um dispositivo hospedeiro ou um elemento de controle em uma variedade de outros produtos comerciais planejados ou amplamente utilizados para os quais um link de comunicação de alta velocidade é desejado com um cliente. Por exemplo, um hospedeiro pode ser utilizado para transferir dados a altas taxas de um dispositivo de gravação de vídeo para um cliente baseado em armazenamento para resposta aperfeiçoada, ou para uma tela maior de alta resolução para apresentações. Um instrumento tal como um refrigerador que incorpora um sistema de computação ou de inventário embutido e/ou conexões Bluetooth com outros dispositivos domésticos, pode ter capacidades de exibição aperfeiçoadas quando operando em um modo conectado com Internet ou Bluetooth, ou pode ter necessidades de fiação reduzidas para os displays localizados nas portas (um cliente) e teclados e scanners (cliente) enquanto o computador eletrônico ou sistemas de controle (hospedeiro) residem em outro lugar no gabinete. Em geral, os versados na técnica apreciarão a ampla

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7/26 variedade de dispositivos eletrônicos modernos e instrumentos que podem ser beneficiar do uso dessa interface, além da capacidade de retroajustar os dispositivos mais antigos com um transporte de informação de taxa de dados mais alta utilizando números limitados de condutores disponíveis nos conectores ou cabos recémadicionados ou existentes. Ao mesmo tempo, um cliente MDDI pode compreender uma variedade de dispositivos úteis para apresentar informação para um usuário final, ou apresentar informação de um usuário para o hospedeiro. Por exemplo, um microdisplay incorporado em óculos ou óculos de proteção, um dispositivo de projeção embutido em um chapéu ou capacete, uma pequena tela ou até mesmo um elemento holográfico embutido em um veículo, tal como na janela ou pára-brisa, ou vários sistemas de alto-falante, fone de ouvido ou som para apresentação de som ou música de alta qualidade. Outros dispositivos de apresentação incluem projetores ou dispositivos de projeção utilizados para apresentar informação em reuniões, ou para filmes e imagens de televisão. Outro exemplo seria o uso de teclados de toque ou dispositivos sensíveis, dispositivos de entrada de reconhecimento de voz, scanners de segurança, e assim por diante que possam ser utilizados para transferir uma quantidade significativa de informação a partir de um usuário de dispositivo ou sistema com pouca entrada real além de toque e som a partir do usuário. Adicionalmente, as estações de ancoragem para computadores e kits para automóveis ou kits de computadores de mesa ou suportes para telefones sem fio podem agir como dispositivos de interface para os usuários finais ou outros dispositivos e equipamento, e empregam clientes (dispositivos de saída ou entrada, tal como um mouse) ou hospedeiros para auxiliar na transferência de dados, especialmente onde redes de alta

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8/26 velocidade são envolvidas. No entanto, os versados na técnica reconhecerão prontamente que a presente invenção não está limitada a esses dispositivos, havendo muitos outros dispositivos no mercado, e propostos para uso, que são destinados a prover aos usuários finais imagens e som de alta qualidade, em termos de armazenamento e transporte ou em termos de apresentação em reprodução. A presente invenção é útil para aumentar a capacidade de transmissão de dados entre vários elementos ou dispositivos para acomodar as altas taxas de dados necessárias para realizar a experiência de usuário desejada.

[00027] A figura 1a é um diagrama de uma interface de dispositivo de dados digital 100 acoplada a um dispositivo digital 150 e um dispositivo periférico 180. O dispositivo digital 150 pode incluir, mas não está limitado a, um telefone celular, um assistente de dados pessoal, um telefone inteligente ou um computador pessoal. Em geral, o dispositivo digital 150 pode incluir qualquer tipo de dispositivo digital que sirva como uma unidade de processamento para instruções digitais e o processamento de dados de apresentação digital. O dispositivo digital 150 inclui um controlador de sistema 160 e um controlador de link 170.

[00028] O dispositivo periférico 180 pode incluir, mas não está limitado a, uma câmera, uma leitora de código de barra, um scanner de imagem, um dispositivo de áudio e um sensor. Em geral, o periférico 180 pode incluir qualquer tipo de dispositivo de exibição e captura de áudio, vídeo ou imagem no qual os dados de apresentação digital são trocados entre um periférico e uma unidade de processamento. O periférico 180 inclui blocos de controle 190. Quando o periférico 180 é uma câmera, por exemplo, os blocos de controle 190 podem incluir, mas não estão

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9/26 limitados a controle de lente, flash ou controle de LED branco e controle de obturador. Os dados de apresentação digital podem incluir dados digitais representando dados de áudio, imagem e multimídia.

[00029] O dispositivo de interface de dados digital 100 transfere os dados de apresentação digital a uma alta taxa através de um link de comunicação 105. Em um exemplo, um link de comunicação MDDI pode ser utilizado suportando a transferência de dados bidirecional com uma largura de banda máxima de 3,2 Gbits por segundo. Outras altas taxas de transferência de dados que são mais altas ou mais baixas do que essa taxa exemplar podem ser suportadas dependendo do link de comunicações. O dispositivo de interface de dados digitais 100 inclui um módulo de interpretação de mensagem 100, um módulo de conteúdo 120, um módulo de controle 130 e um controlador de link 140.

[00030] O controlador de link 140, que está localizado dentro da interface de dados digitais 100, e o controlador de link 170, que está localizado dentro do dispositivo digital 150 estabelecem o link de comunicação 105. O controlador de link 140 e o controlador de link 170 podem ser controladores de link MDDI.

[00031] O padrão MDDI da Associação de Padrões Eletrônicos de Vídeo (VESA), que é incorporado aqui por referência em sua totalidade, descreve as exigências de uma interface de pacote digital de alta velocidade que leva imagens digitais de transporte de dispositivos portáteis dos dispositivos portáteis pequenos para displays externos maiores. MDDI aplica um sistema de conector em miniatura e um cabo flexível fino ideal para ligação de dispositivos de computação, comunicações e entretenimento portáteis a produtos emergentes tal como microdisplays utilizáveis. Inclui também a informação de como simplificar as conexões

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10/26 entre os processadores hospedeiros e um dispositivo de exibição, a fim de reduzir o custo e aumentar a confiabilidade dessas conexões. Os controladores de link 140 e 170 estabelecem o percurso de comunicação 105 com base no Padrão MDDI VESA.

[00032] A patente U.S. n- 6.760.772, intitulada GENERATING AND IMPLEMENTING A COMMUNICATION PROTOCOL AND INTERFACE FOR HIGH DATA RATE SIGNAL TRANSFER, emitida para Zou et al. em 6 de julho de 2004 (patente ‘772) descreve uma interface de dados para transferir dados digitais entre um hospedeiro e um cliente através de um percurso de comunicação utilizando estruturas em pacote ligadas para formar um protocolo de comunicação para apresentação de dados. As modalidades da invenção ensinadas na patente ‘772 são direcionadas a uma interface MDDI. O protocolo de sinal é utilizado por controladores de link, tal como controladores de link 140 e 170, configurado para gerar, transmitir e receber pacotes formando o protocolo de comunicações, e para formar dados digitais em um ou mais tipos de pacotes de dados, com pelo menos um residente no dispositivo hospedeiro e sendo acoplado ao cliente através de um percurso de comunicações, tal como o percurso de comunicações 105.

[00033] A interface provê um mecanismo de transferência de dados econômico, de baixo consumo de potência, bidirecional e de alta velocidade através de um link de dados tipo serial de curto alcance, que se presta à implementação com conectores em miniatura e com cabos flexíveis. Uma modalidade de controladores de link 140 e 170 estabelece o percurso de comunicação 105 com base nos ensinamentos da patente ‘772. A patente ‘772 é incorporada aqui por referência em sua totalidade.

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11/26 [00034] Em outras modalidades, os controladores de link 140 e 170 podem, ambos, ser um controlador de link USB ou podem incluir, ambos, uma combinação de controladores, tal como, por exemplo, um controlador de link MDDI e outro tipo de controlador de link, tal como, por exemplo, um controlador de link USB. Alternativamente, controladores de link 140 e 170 podem incluir uma combinação de controladores, tal como um controlador de link MDDI e um link único para troca de mensagens de confirmação entre o dispositivo de interface de dados digitais 100 e o dispositivo digital 150. Os controladores de link 140 e 170 podem adicionalmente suportar outros tipos de interfaces, tal como uma Ethernet ou uma interface de porta serial RS-232. Interfaces adicionais podem ser suportadas como será conhecido pelos indivíduos versados nas técnicas relevantes com base nos ensinamentos apresentados aqui.

[00035] Dentro do dispositivo de interface de dados digital 100, o módulo de intérprete de mensagem 110 recebe comandos e gera mensagens de resposta através do link de comunicação 105 para o controlador de sistema 160, interpreta as mensagens de comando, e roteia o conteúdo de informação dos comandos para um módulo adequado dentro do dispositivo de interface de dados digitais 100.

[00036] O módulo de conteúdo 120 recebe os dados a partir do dispositivo periférico 180, armazena os dados e transfere os dados para o controlador de sistema 160 através do link de comunicação 105.

[00037] O módulo de controle 130 recebe informação a partir do intérprete de mensagem 130, e roteia informação para os blocos de controle 190 do dispositivo periférico 180. O módulo de controle 130 também pode receber informação a partir dos blocos de controle 190 e

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12/26 rotear a informação para o módulo de intérprete de mensagem 110.

[00038] A figura 1 é um diagrama de blocos que ilustra um ambiente exemplar utilizando uma interface MDDI. No exemplo da figura 1, MDDI é utilizada para interconectar os módulos através da articulação de um telefone tipo concha 100. Deve ser notado aqui que enquanto determinadas modalidades da presente invenção serão descritas no contexto de exemplos específicos, tal como interconexões MDDI em um telefone tipo concha, isso é feito para fins de ilustração apenas e não deve ser utilizado para limitar a presente invenção a tais modalidades. Como será compreendido por uma pessoa versada na(s) técnica(s) relevante(s) com base nos ensinamentos apresentados aqui, as modalidades da presente invenção podem ser utilizadas em outros dispositivos incluindo qualquer um que possa se beneficiar de possuir interconexões MDDI.

[00039] Com referência à figura 1, uma seção tipo concha inferior 102 de telefone tipo concha 100 inclui um chip de banda base de Modem de Estação Móvel (MSM) 104. O MSM 104 é um controlador de banda base digital. Uma seção tipo concha superior 114 do telefone tipo concha 100 inclui um módulo de Display de Cristal Líquido (LCD) 116 e um módulo de câmera 118.

[00040] Ainda com referência à figura 1, um link MDDI 110 conecta o módulo de câmera 118 a um MSM 104. Tipicamente, um controlador de link MDDI é integrado em cada um de um módulo de câmera 118 e um MSM 104. No exemplo da figura 1, um Hospedeiro MDDI 122 é integrado ao módulo de câmera 118, enquanto um Cliente MDDI 106 reside no lado MSM do link MDDI 110. Tipicamente, o hospedeiro MDDI é o controlador mestre do link MDDI. No exemplo da figura 1, os dados de pixel a partir do módulo de câmera 118 são

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13/26 recebidos e formatados em pacotes MDDI pelo Hospedeiro MDDI 122 antes de serem transmitidos para o link MDDI 110. O cliente MDDI 106 recebe os pacotes MDDI e converte novamente os mesmos em dados de pixel do mesmo formato que gerado pelo módulo de câmera 118. Os dados de pixel são então enviados para um bloco adequado no MSM 104 para processamento.

[00041] Ainda com referência à figura 1, um link MDDI 112 conecta o módulo LCD 116 ao MSM 104. No exemplo da figura 1, o link MDDI 112 interconecta um Hospedeiro MDDI 108, integrado no MSM 104, e um Cliente MDDI 120 integrado no módulo LCD 116. No exemplo da figura 1, os dados de exibição gerados por um controlador de gráfico do MSM 104 são recebidos e formatados em pacotes MDDI pelo Hospedeiro MDDI 108 antes de serem transmitidos no link MDDI 112. O cliente MDDI 120 recebe os pacotes MDDI e converte novamente os mesmos em dados de exibição para uso pelo módulo LCD 116.

[00042] A figura 2 é um diagrama de blocos que ilustra a interconexão de link MDDI 110 de acordo com o exemplo da figura 1. Como descrito acima, uma das funções do link MDDI 110 é transferir os dados de pixel do módulo de câmera 118 para o MSM 104. De acordo, na modalidade da figura 2, uma interface de quadro 206 conecta o módulo de câmera 118 ao Hospedeiro MDDI 122. A interface de quadro 206 serve para transferir dados de pixel do módulo de câmera 118 para o Hospedeiro MDDI 122.

[00043] Tipicamente, o módulo de câmera 118 recebe dados de pixel a partir de uma câmera através de uma interface paralela, armazena os dados de pixel, e então transfere os mesmos para o Hospedeiro MDDI 122 quando o hospedeiro estiver pronto. O Hospedeiro MDDI 122 encapsula os dados de pixel recebidos em pacotes MDDI. No entanto, a

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14/26 fim de que o Hospedeiro MDDI 122 seja capaz de transmitir os dados de pixel para o link MDDI 110, uma serialização dos pacotes MDDI é necessária.

[00044] Na modalidade da figura 2, um módulo de serializador 202, integrado dentro do Hospedeiro MDDI 122, serve para deslocar de forma serial os pacotes MDDI para o link MDDI 110. Na extremidade MSM do link MDDI 110, um módulo de desserializador 204, integrado dentro do cliente MDDI 106, reconstrói os pacotes MDDI a partir dos dados seriais recebidos através do link MDDI 110. O cliente MDDI 106 então remove o encapsulamento MDDI e transfere os dados de pixel paralelos através de uma interface de quadro 208 para um bloco adequado do MSM 104.

Arquitetura Núcleo de Hospedeiro MDDI [00045] O núcleo do Hospedeiro MDDI provê uma implementação de hardware do lado do hospedeiro da Especificação MDDI como definido pela VESA (Associação de Padrões Eletrônicos de Vídeo). O núcleo de Hospedeiro MDDI faz interface com ambos um processador Hospedeiro MDDI e com uma conexão externa operando como especificado na Especificação MDDI.

[00046] A figura 3 é um diagrama de blocos que ilustra a arquitetura interna do Núcleo de Hospedeiro MDDI 300 do Hospedeiro MDDI 122. O Núcleo de Hospedeiro MDDI 300 inclui um bloco de Processador de Comando (CMD) 302, um bloco de Interface de Microprocessador (MINT) 304, um bloco de Registros (REG) 306, um bloco de Construção de Pacote MDDI (MPB) 308, um bloco de Interface de Memória de Acesso Direto (DMA) (DINT) 310, um bloco de Entrada/Saída de dados (DIO) 312, e um bloco Pad DIO 314. A função de cada bloco do Núcleo Hospedeiro MDDI 300 será agora descrita com referência à figura 3.

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15/26 [00047] O bloco CMD 302 é responsável pelo processamento de comandos emitidos pelo processador de Hospedeiro MDDI 122. Os comandos emitidos pelo processador de hospedeiro incluem tarefas tais como energização ou desenergização do link MDDI e geração de determinados pacotes MDDI.

[00048] interface com o

O bloco MINT 304 é responsável pela processador de Hospedeiro MDDI. O processador de Hospedeiro MDDI utiliza o bloco MINT 304 para ajustar registros, ler registros, e emitir comandos para o núcleo do Hospedeiro MDDI 300. O bloco MINT 304 passa os comandos do processador para o bloco CMD 302 e registra os comandos de leitura/gravação no bloco REG 306.

[00049] O bloco REG 306 armazena vários registros necessários para a transmissão de dados através do link MDDI. Os registros de bloco REG 306 controlam o comportamento do link MDDI além da configuração do núcleo de Hospedeiro MDDI 300.

[00050] O bloco MPB 308 é responsável pela criação dos pacotes MDDI a serem transmitidos através do link MDDI além da determinação da ordem de transmissão. Os pacotes MDDI são criados a partir de valores de registro interno, e dados recuperados pelo bloco DINT 310.

[00051] O bloco DINT 310 é responsável pelo interfaceamento com um barramento DMA do Hospedeiro MDDI 122. O bloco DINT 310 emite solicitações de rajada para uma memória SDRAM externa do Hospedeiro MDDI 122 para armazenarem buffer dados para o bloco MPB 308. Adicionalmente, o bloco DINT 310 auxilia o bloco MPB 308 na determinação da ordem das transmissões de pacote no link MDDI.

[00052] O bloco DIO 312 é responsável pelo gerenciamento da conexão MDDI física. O bloco DIO 312 é

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16/26 responsável pelo handshaking entre Hospedeiro e Cliente, saída de dados, e medições de retardo de ida e volta. O bloco DIO 312 recebe dados do bloco MPB 308 e passa os mesmos para fora do bloco Pad DIO 314 para ser deslocado.

[00053] O bloco Pad DIO 314 recebe dados paralelos do bloco DIO 312 e desloca de forma serial para o link MDDI. Em essência, o bloco Pad DIO 314 é responsável pela serialização de dados requerida para a transmissão no link MDDI. Como ilustrado na figura 3, o bloco Pad DIO 314 recebe um sinal de relógio de Entrada/Saída MDDI (MDDI_IO_CLK) do Hospedeiro MDDI, e emite sinais de Saída de Dados MDDI (MDDI_DOUT) e Saída de Varredura MDDI (MDDI_STB_OUT). Em um exemplo, o bloco Pad DIO 314 desloca os dados para fora com o dobro de taxa de relógio de Entrada/Saída MDDI.

[00054] A figura 4 é um diagrama de blocos que ilustra o fluxo de dados para fora do Núcleo de Hospedeiro MDDI 300. Por motivos de simplicidade de ilustração, determinados blocos de Núcleo de Hospedeiro MDDI 300 foram omitidos.

[00055] Tipicamente durante a inicialização do link MDDI, os dados de saída são gerados totalmente dentro do bloco DIO 312 para o handshaking entre Hospedeiro e Cliente. Uma vez que a sequência de handshaking é completada, o bloco MPB 308 pode direcionar a corrente de saída de dados que é recebida a partir de três fontes. Um bloco MPB_AUTOGEN 402, um subloco do bloco MPB 308, gera pacotes internamente dentro do bloco MPB 308. Os dados do bloco MPB_AUTOGEN 402 são recebidos em um barramento paralelo de 8 bits. Tais pacotes incluem, por exemplo, pacotes de preenchimento, medições de retardo de ida e volta, e pacotes de encerramento de link.

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17/26 recebidos Hospedeiro MDDI 122 [00056] O bloco DINT 310 do núcleo de

Hospedeiro MDDI 300 roteia para o bloco MPB 308 pacotes a partir de uma memória SDRAM externa do O bloco DINT 310 utiliza quatro barramentos paralelos de 32 bits para rotear os dados para o bloco MPB 308. Um bloco de Interface de Pacotes de Dados MDDI (MDP) (MDPINT) 404, que é sub-bloco do bloco MPB 308, faz interface com um bloco MDP fora do núcleo de Hospedeiro MDDI e recebe tipicamente pacotes de dados em vídeo para transmissão. O bloco MDPINT 404 faz interface com o bloco MPB 308 utilizando um barramento paralelo de 8 bits.

[00057] O bloco MPB 308 determina a ordem da transmissão de pacotes recebidos do bloco DINT 310, bloco MPB_AUTOGEN 402, e bloco MDPINT 404. O bloco MPB 308 então direciona os dados para transmissão para o bloco DIO 312 através de um barramento paralelo de 8 bits. Por sua vez, o bloco DIO 312 encaminha os dados, em um barramento paralelo de 8 bits, para o bloco Pad DIO 314. O bloco Pad DIO 314 serializa os dados recebidos a partir do bloco DIO 312 para transmissão no link MDDI. As modalidades do bloco Pad DIO 314 de acordo com a presente invenção são discutidas adicionalmente abaixo.

Codificador Serial MDDI [00058] Essencialmente, o bloco Pad DIO 314 compreende um codificador serial para MDDI. A figura 5 é um diagrama de blocos que ilustra um codificador serial MDDI 500 de acordo com uma modalidade da presente invenção.

[00059] O codificador serial MDDI 500 inclui um bloco de latches 502, um bloco habilitador 504, um bloco contador 506, e um mux 508. Uma interface de dados paralelos provê um fluxo de dados paralelos 518 para o codificador serial 500. O fluxo de dados paralelos é

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18/26 recebido e armazenado pelos latches 502. O contador 506 emite uma sequência de seleção de entrada para controlar a saída do mux 508. Na modalidade da figura 5, o contador 506 provê ao mux 508 periodicamente um conjunto de sinais de seleção 512 para selecionar a saída do multiplexador 508.

[00060] Utilizando os sinais derivados a partir do conjunto de sinais de seleção 512, o habilitador 504 provê latches 502 com um conjunto de sinais 514 para habilitar que os mesmos atualizem suas entradas de dados. Um conjunto de sinais 510 acopla os latches 502 às entradas do mux 508. De acordo, as entradas de dados de latches 502 e as entradas de mux 508 são atualizadas de acordo com a sequência de seleção de entrada gerada pelo contador 506.

[00061] O mux 508 emite um fluxo de dados seriais 520 para o link MDDI. Em um exemplo, o mux 508 é um mux N:1 possuindo N entradas e uma única saída, onde N é um número inteiro potência de 2.

[00062] A figura 6 é um diagrama de circuito que ilustra um codificador serial MDDI 600 de acordo com outra modalidade da presente invenção. Na modalidade da figura 6, o codificador serial MDDI 600 compreende uma primeira camada de latches 602, uma segunda camada de latches 604, um mux 606, um contador 608, e um habilitador 610.

[00063] A primeira camada de latches 602 compreende primeiro e segundo conjuntos de latches 612 e 614. De forma similar, a segunda camada de latches 604 compreende primeiro e segundo conjuntos de latches 616 e 618. Os primeiro e segundo conjuntos de latches 612 e 614 da primeira camada de latches 602 são acoplados, respectivamente, aos primeiro e segundo conjuntos de latches 616 e 618 da segunda camada de latches 604. Cada conjunto de latches 612, 614, 616 e 618 compreende um

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19/26 conjunto de quatro latches D. Um sinal de relógio de entrada 640 é acoplado à entrada de relógio de cada um dos latches D nas primeira e segunda camadas de latches 602 e

604.

[00064] O mux 606 possui uma pluralidade de entradas de dados acopladas às saídas da segunda camada de

604.

latches conjunto de contador 608 o mux 606 compreende um

Adicionalmente, entradas de seleção sendo providas pelo Tipicamente, o mux possui 2^N entradas de dados, onde N é o número de entradas de seleção. Na modalidade da figura 6, o mux 606 possui 8 entradas de dados e 3 entradas de seleção b0, b1 e b2.

[00065] O contador 608 compreende uma pluralidade de latches D. Na modalidade da figura 6, o contador 608 compreende um conjunto de três latches D 620, 622 e 624. O sinal de relógio 640 provê uma entrada para o contador 608. As saídas de latches D 620, 622, 624 correspondem, respectivamente, às entradas de seleção b0, b1 e b2 do mux 606. Adicionalmente, as entradas de latches D 620 e 624 são as entradas para habilitador 610. O sinal de relógio de entrada 640 aciona o contador 608.

[00066] O habilitador 610 compreende uma pluralidade de portas AND. Na modalidade da figura 6, o habilitador 610 compreende três portas AND 626, 628, 630.

As entradas para as portas AND 626, 628 e 630 são derivadas a partir das saídas de latches D 620 e 624 do contador 608. As saídas das portas AND 626, 628, 630 são acopladas, respectivamente, ao segundo conjunto de latches 618, ao primeiro conjunto de latches 616 e aos primeiro e segundo conjuntos de latches 612 e 614.

[00067] A operação de codificador serial MDDI

600 será descrita agora.

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20/26 [00068] Considerando-se que o codificador serial 600 tenha sido iniciado recentemente, na primeira borda de subida do sinal de relógio de entrada 640, o contador 608 emite {b2, b1, b0} = {0,0,1}. Para esse valor de {b2, b1, b0}, as saídas das portas AND 628 e 630 do habilitador 610 são verdadeiras, e, consequentemente, as entradas dos primeiro e segundo conjuntos de latches 612 e 614 da primeira camada de latches 602 assim como as entradas do primeiro conjunto de latches 616 da segunda camada de latches 604 podem ser atualizadas. Adicionalmente, visto que o sinal de relógio 640 está em uma borda de subida, as saídas dos primeiro e segundo conjuntos de latches 612 e 614 seguem suas entradas correspondentes. De forma similar, as saídas do primeiro conjunto de latches 616 da segunda camada de latches 604 também refletem suas entradas correspondentes. As entradas do segundo conjunto de latches 618 da segunda camada de latches 604, no entanto, permanecem inalteradas. O mux 606 seleciona para a saída uma entrada correspondente ao valor de seleção de entrada 001.

[00069] Na próxima borda de descida do sinal de relógio de entrada 640, o contador 608 emite {b2, b1, b0} = {0,1,1}. Visto que {b2,b0} = {0,1}, as entradas dos primeiro e segundo conjuntos de latches 612 e 614 podem ser atualizadas. No entanto, visto que o sinal de relógio de entrada 640 está em uma borda de descida, as saídas dos latches 612 e 614 ainda não refletirão as entradas atualizadas. Em outras palavras, as saídas dos latches 612 e 614 permanecerão inalteradas. Consequentemente, as entradas de latches 616 também permanecerão inalteradas. O mux 606 seleciona para a saída uma entrada correspondente ao valor de seleção de entrada 011.

[00070] Nas próximas duas bordas de subida e de descida de sinal de relógio de entrada 640, o contador 608

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21/26 emite {b2, b1, b0} = {0,1,0} e {b2,b1,b0} = {1,1,0}, respectivamente. Nenhuma mudança ocorre nas entradas ou saídas de qualquer dos conjuntos de latches.

[00071] Na próxima borda de subida de sinal de relógio de entrada 640, o contador 608 emite {b2,b1,b0} = {1,1,1}. Para {b2,b0} = {1,1}, a saída da porta AND 626 do habilitador 610 é verdadeira e, consequentemente, as entradas do segundo conjunto de latches 618 da segunda camada de latches 604 são atualizadas. Adicionalmente, visto que o relógio de entrada 640 está em uma borda de subida, as saídas de latches 618 seguem suas entradas correspondentes. O mux 606 seleciona para a saída uma entrada correspondente ao valor de seleção de entrada 011.

[00072] Para as próximas três bordas de subida e de descida de relógio, o contador transita através da sequência {b2,b1,b0} = {101, 100, 000}. As entradas e saídas de todos os conjuntos de latches 612, 614, 616 e 618 permanecem iguais por todas essas transições. Subsequentemente, a sequência de seleção de entrada retorna para {b2, b1, b0} = {0,0,1} e o ciclo descrito acima é reiniciado.

[00073] De acordo com a descrição acima da operação de codificador serial MDDI 600, é notado que o contador 608 transita em uma borda de subida ou de descida de sinal de relógio de entrada 640 e que o mux 606 emite um bit a cada borda de sinal de relógio de entrada 640. De acordo, o codificador serial MDDI 600 é um codificador de taxa de dados dupla. Adicionalmente, a sequência de seleção de entrada {b2, b1, b0} possui um único bit que muda apenas a cada transição de contador. De acordo, a sequência de seleção de entrada emitida pelo contador 608 representa uma sequência de código de Gray.

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22/26 [00074] A figura 7 ilustra uma sequência de saída de mux em resposta à sequência de seleção de entrada de código de Gray da modalidade da figura 6. De acordo com a sequência de saída de mux da figura 7, é notado que o mux 606 seleciona sequencialmente para a saída as entradas acopladas ao segundo conjunto de latches 618 durante a primeira metade da sequência de seleção de entrada e as entradas acopladas ao primeiro conjunto de latches 616 durante a segunda metade da sequência de seleção de entrada.

[00075] Enquanto isso, o habilitador 610 habilita a atualização do primeiro conjunto de latches 616 durante a primeira metade da sequência de seleção de entrada e o segundo conjunto de latches 618 durante a segunda metade da sequência de seleção de entrada. De acordo, os primeiro e segundo conjuntos de latches 616 e 618 são atualizados quando não estão sendo selecionados para emissão pelo mux 606.

Saída Livre de Falha [00076] De acordo com a presente invenção, o mux 606 do codificador serial MDDI 600 provê uma saída sem falha durante as transições de seleção de entrada. A figura 8 é uma ilustração exemplar de falhas de saída que podem ocorrer na saída de um mux devido às transições nas entradas de seleção e/ou entradas de dados.

[00077] No exemplo da figura 8, um mux 802 possui quatro entradas de dados D0, D1, D2, D3 e duas entradas de seleção S0 e S1. Uma primeira falha de saída 804 se deve a uma transição nas entradas de seleção do mux. No exemplo, a sequência de seleção de entrada {S1, S0} está transitando de {0,0} para {1,1} a fim de mudar a saída de mux de D0 para D3. No entanto, devido ao retardo de distorção entre as transições “0 para 1” de S0 e S1, a sequência de seleção de entrada {S1, S0} assume de forma

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23/26 breve o valor {0,1} para o qual a entrada de dados D1 é selecionada incorretamente. Uma falha 0 aparece na saída do mux 802 quando a saída deve permanecer em 1 por toda a transição.

[00078] Tipicamente, falhas do tipo de falha 804 podem ocorrer na saída do mux toda vez que mais de uma entrada de seleção muda os valores durante uma transição de seleção de entrada. De acordo, para evitar a ocorrência de tais falhas na saída do mux 606 de codificador serial MDDI 600, as modalidades da presente invenção empregam uma sequência de seleção de entrada de código de Gray.

[00079] Outro tipo de falha de saída, ilustrada como 806 na figura 8, ocorre devido às transições nas entradas de dados do mux. No exemplo da figura 8, em um ciclo de seleção de entrada, a sequência de seleção de entrada {S1, S0} transita de {0,0} para {0,1}. No entanto, devido a uma distorção de temporização entre os sinais de seleção S1, S0 e o sinal de dados D0, o sinal de dados D0 muda os valores antes do final de seu período de seleção. Uma falha 0 aparece na saída do mux 802 quando a saída deve permanecer em 1 por toda a transição. Para evitar tais falhas na saída do mux 606 de codificador serial MDDI 600, as modalidades da presente invenção garantem que as entradas de dados para o mux permaneçam estáveis um ciclo de relógio antes de terem sido utilizadas. Isso é feito pelo casamento de retardo dos percursos a partir das entradas de seleção para a saída do mux.

[00080] Em adição a esses dois tipos de falhas de saída de multiplexador ilustrados na figura 8, outro tipo de falha de saída pode ocorrer na saída de um mux. Esse tipo de falha, tipicamente causada por um desequilíbrio de temporização entre os sinais internos dentro do mux propriamente dito, fazem com que o mux não

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24/26 selecione nenhuma entrada durante uma transição de entrada. Como tal, toda vez que a transição de entrada for entre as entradas de dados ambas possuindo o valor 1, falhas desse tipo podem ser observadas na saída do mux. Para evitar tais falhas, a saída do mux 606 de codificador serial MDDI 600 é projetada de forma que permaneça em 1 durante qualquer transição de entrada entre as entradas de dados ambas possuindo o valor 1 no momento da transição.

Processo (algoritmo) de Seleção de Saída

Otimizada

	[00081]	A sa	ída de m	ux 606 d	e codificador
serial	MDDI 600 é	governada pelo	processo	de seleção	de
saída a	seguir: Saída do	mux	= (sn(2) AND sn(1)	AND sn(0)	AND
	d(0)) OR	(sn(2)	AND sn(1	) AND s(0	) AND d(1))	OR
	(sn(2) AND s(1)	AND sn(0)	AND d(2))	OR (sn(2)	AND
	s(1) AND	s(0)	AND d(3))	OR (s(2)	AND sn(1)	AND
	sn(0) AND	d(4))	OR (s(2)	AND sn(1	) AND s(0)	AND
	d(5)) OR	(s(2)	AND s(1)	AND sn(0)	AND d(6))	OR
	(s(2) AND	s(1)	AND s(0)	AND d(7))	OR (sn(2)	AND
	sn(1) AND	d(1)	AND d(0))	OR (sn(1)	AND sn(0)	AND
	d(4) AND	d(0))	OR (sn(2)	AND s(0)	AND d(3)	AND
	d(1)) OR	(sn(2)	AND s(1)	AND d(3)	ι AND d(2))	OR
	(s(2) AND	sn(1)	AND d(5)	AND d(4)	) OR (s(1)	AND
	sn(0) AND	d(6)	AND d(2))	OR (s (2)	AND s(0)	AND
	d(7) AND	d(5))	OR (s(2)	AND s(1)	AND d(7)	AND
	d(6)); [00082]	onde	s(n) representa o valor da n-ésima
entrada	de seleção	do mux, sn(n)	representa o inverso	de
s(n), e	d(k) representa o	> valor da	k-ésima entrada de dados
do mux.	Por exemplo, no	caso da	sequência	de seleção	de
entrada	de código de Gray	da figura	7, as entradas de dados

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25/26 d(0), d(1), ..., d(7) da equação acima correspondem respectivamente a D7, D0, D2, D1, D6, D5, D3, e D4.

[00083] Como é aparente aos versados na técnica relevante, os primeiros oito termos da equação acima se referem à seleção de saída do mux. Os últimos oito termos garantem que as falhas de mux internas, como descrito acima, não apareçam durante as transições de entrada. Adicionalmente, possuindo entradas de mux estáveis e utilizando uma sequência de seleção de entrada de código de Gray que garantem que outros dois tipos de falhas de saída, como descrito acima, não ocorram.

[00084] O processo de seleção de saída acima é otimizado com base em um conhecimento a priori da sequência de seleção de entrada do mux. Em outras palavras, de acordo com uma sequência de seleção de entrada, o processo de seleção de saída é projetado para prover uma saída de multiplexador livre de falha apenas para as transições de entrada de acordo com a sequência de seleção de entrada. De acordo, o processo de seleção de saída não se refere ao provimento de uma saída livre de falha para as transições de entrada não dentro da sequência de seleção de entrada. Essa escolha de projeto da presente invenção reduz o número de termos no processo de seleção de saída acima para um mínimo necessário. Consequentemente, o tamanho físico do mux também é reduzido.

Diagrama de Temporização Exemplar [00085] A figura 9 é um diagrama de temporização exemplar referente ao relógio de entrada, as entradas de seleção, as entradas de dados, e a saída de mux do mux 606. No exemplo da figura 9, a sequência de seleção de entrada {S2, S1, S0} está de acordo com a sequência de seleção de entrada de código de Gray ilustrada na figura 7.

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26/26 [00086] A partir da figura 9, pode ser notado que a sequência de seleção de entrada {S2, S1, S0} transita a cada borda de subida ou de descida do relógio de entrada e que uma entrada de seleção muda a cada transição. A saída do mux é sem falha e emite um byte de dados a cada 4 ciclos do relógio de entrada. Os bits de dados D0,...,D7 são sequências exemplares que são utilizadas para fins ilustrativos apenas e não correspondem necessariamente a sequências reais na implementação.

Conclusão [00087] Enquanto as várias modalidades da presente invenção foram descritas acima, deve-se compreender que elas foram apresentadas por meio de exemplo apenas, e não de limitação. Será aparente para os versados na técnica relevante que várias mudanças na forma e detalhe podem ser realizadas aqui sem se distanciar do espírito e escopo da invenção. Dessa forma, a abrangência e o escopo da presente invenção não devem ser limitados por quaisquer modalidades exemplares descritas acima, mas devem ser definidos apenas de acordo com as reivindicações a seguir e suas equivalências.

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Claims

REIVINDICAÇÕES

1. Codificador serial de taxa de dados dupla, compreendendo:

um multiplexador (mux) sem falha possuindo uma pluralidade de entradas de dados de mux, uma pluralidade de entradas selecionadas e uma saída de mux, em que a saída de mux não falha em virtude de uma mudança de qualquer único bit de entrada de seleção;

uma pluralidade de latches, possuindo entradas de dados de latch e saídas de dados de latch, em que as saídas de dados de latch são acopladas à pluralidade de entradas de dados de mux;

um habilitador, acoplado aos latches, para habilitar e controlar os latches para atualizar as saídas de dados de latch em um momento quando as entradas de dados de latch não estão mudando;

um contador, acoplado às entradas de seleção do mux, para selecionar uma dentre a pluralidade de entradas de dados de mux em uma sequência predeterminada para a saída de mux e o contador controlando o habilitador em que o contador transita em uma borda de subida ou de descida de um relógio de entrada, e apenas um único bit de estado de contador muda em uma transição entre quaisquer dois estados consecutivos em uma sequência de contagem;

o codificador serial de taxa de dados dupla caracterizado pelo fato de que o mux inclui um processo de seleção de saída otimizado com base em um conhecimento a priori da sequência de código de Gray, em que o processo de seleção de saída seleciona a saída de mux de acordo com o seguinte:

Saída = (sn(2) AND sn(1) AND sn( 0) AND d( 0) ) OR (sn(2) AND sn(1) AND s(0) AND d(1)) OR ( sn( 2) AND s( 1) AND sn(0) AND d(2)) OR (sn(2 ) AND s(1) AND s( 0) AND d( :3) ) OR

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(s( 2 ) AND sn( 1) AND sn (0) AND d(4)) OR ( s( 2) AND sn( 1) AND s(0 ) AND d(5) ) OR s( 2) AND s(1) AND sn( 0) AND d( 6)) OR (s( 2 ) AND s(1 ) AND s(0) AND d . (7) ) OR (sn( 2) AND sn( 1) AND d(1 ) AND d(0) ) OR ( sn( 1) AND sn(0 ) AND d( 4) AND d( 0)) OR (sn ( 2) AND s( 0) AND d( 3) AND d(1)) OR ( sn (2) AND s( 1) AND d(3 ) AND d(2) ) OR ( s( 2) AND sn(1) AND d( 5) AND d( 4)) OR (s( 1 ) AND sn( 0 ) AND d( 6) AND d(2) ) OR (s 2) AND s( 0) AND d(7 ) AND d(5) ) OR (s (2) AND s( 1) AND d(7 ) AND d(6) ); em que s( n) representa um bit de um valor de

seleção de entrada;

sn(n) representa o inverso de s(n); e d(k) representa um bit de uma entrada do mux.

2. Codificador, de acordo com a reivindicação 1, caracterizado pelo fato de que o mux é um mux N:1 possuindo N entradas de dados de mux e uma saída de mux, em que N é um inteiro potência de 2.

3. Codificador, de acordo com a reivindicação 1, caracterizado pelo fato de que o mux possui oito entradas de dados de mux.
4. Codificador, de acordo com a reivindicação 1, caracterizado pelo fato de que o contador provê o mux com valores de seleção de entrada de acordo com uma sequência de código de Gray.
5. Codificador, de acordo com a reivindicação 1, caracterizado pelo fato de que o processo de seleção de saída provê uma saída sem falha apenas durante transições de entrada de acordo com a sequência de código de Gray, reduzindo, dessa forma, o tamanho do mux.
6. Codificador, de acordo com a reivindicação 5, caracterizado pelo fato de que o contador transita em cada borda do relógio de entrada e o mux emite um bit em cada borda do relógio de entrada.

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7. Codificador, de acordo com a reivindicação 1, caracterizado pelo fato de que apenas um subconjunto dos latches é atualizado enquanto um outro subconjunto dos latches está sendo selecionado para emissão pelo mux.
8. Codificador, de acordo com a reivindicação 4, caracterizado pelo fato de que o habilitador habilita os latches com base nos valores de seleção de entrada gerados pelo contador.
9. Codificador, de acordo com a reivindicação 1, caracterizado pelo fato de que o codificador recebe dados de entrada paralelos e emite serialmente os mesmos para um link de comunicações serial.
10. Codificador, de acordo com a reivindicação 1, caracterizado pelo fato de que o link de comunicações serial é um link de Interface Digital de Display Móvel (MDDI).
11. Codificador serial, compreendendo:

meios para armazenar uma pluralidade de bits de entrada;

meios para gerar uma sequência de seleção de entrada compreendendo um contador para gerar a seleção de entrada em uma sequência predeterminada, o contador transita em uma borda de subida ou de descida de um relógio de entrada, e apenas um único bit de estado de contador muda em uma transição entre quaisquer dois estados consecutivos em uma sequência de contagem; e meios para emitir serialmente a pluralidade de bits de entrada de acordo com a sequência de seleção de entrada, em que os meios para emitir serialmente compreendem uma saída sem falha durante transições de entrada na sequência de seleção de entrada;

o codificador serial caracterizado pelo fato de que os meios para emitir incluem um processo de seleção de

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4/9 saída otimizado com base em um conhecimento a priori da sequência de código de Gray.
12. Codificador serial, de acordo com a reivindicação 11, caracterizado pelo fato de que compreende adicionalmente:

meios para atualizar a pluralidade de bits de entrada nos meios de armazenamento.
13. Codificador serial, de acordo com a reivindicação 11, caracterizado pelo fato de que a sequência de seleção de entrada é uma sequência de código de Gray.
14. Codificador serial, de acordo com a reivindicação 11, caracterizado pelo fato de que o processo de seleção de saída provê a saída sem falha apenas durante transições de entrada de acordo com a sequência de código de Gray.
15. Codificador serial, de acordo com a reivindicação 11, caracterizado pelo fato de que os meios para emitir serialmente emitem um bit em cada borda do relógio de entrada.

16. Sistema para codificação serial, compreendendo:

um multiplexador (mux) sem falha possuindo uma pluralidade de entradas de dados de mux, uma pluralidade de entradas de seleção e uma saída de mux, em que a saída de mux não falha em virtude de uma mudança de qualquer único bit de entrada de seleção;

uma pluralidade de latches, possuindo entradas de dados de latch e saídas de dados de latch, em que as saídas de dados de latch são acopladas à pluralidade de entradas de dados de mux;

um habilitador, acoplado aos latches, para habilitar e controlar os latches para atualizar as saídas

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5/9 de dados de latch em um momento quando as entradas de dados de latch não estão mudando;

um contador, acoplado às entradas de seleção do mux, para selecionar uma dentre a pluralidade de entradas de dados de mux em uma sequência predeterminada para a saída de mux e o contador controlando o habilitador em que o contador transita em uma borda de subida ou de descida de um relógio de entrada, e apenas um único bit de estado de contador muda em uma transição entre quaisquer dois estados consecutivos em uma sequência de contagem;

o sistema caracterizado pelo fato de que o mux inclui um processo de seleção de saída otimizado com base em um conhecimento a priori da sequência de código de Gray, em que o processo de seleção de saída seleciona a saída de mux de acordo com o seguinte:

Saída = (sn(2) AND sn(1) AND sn(0) AND d( 0) ) OR (sn( 2) AND sn(1 ) AND s(0) AND d(1)) OR ( sn(2) AND s( 1) AND sn(0 ) AND d(2)) OR (sn(2 ) AND s(1) AND s(0) AND d( 3) ) OR (s(2 ) AND sn(1) AND sn(0) AND d(4)) OR ( s(2) AND sn( 1) AND s(0) AND d(5)) OR (s(2) AND s(1) AND sn(0) AND d( 6) ) OR (s(2 ) AND s(1) AND s(0) AND d(7)) OR (sn(2) AND sn( 1) AND d(1) AND d(0)) OR (sn(1) AND sn(0) AND d(4) AND d( 0) ) OR (sn( 2) AND s(0) AND d(3) AND d(1)) OR ( sn(2) AND s( 1) AND d(3) AND d(2)) OR (s(2) AND sn(1) AND d(5) AND d( 4) ) OR (s(1 ) AND sn(0) AND d(6) AND d(2)) OR (s(2) AND s( 0) AND d(7) AND d(5)) OR (s(2) AND s( 1) AND d(7 ) AND d(6) );

em que s(n) representa um bit de um valor de seleção de entrada;

17. Método para codificação serial, compreendendo:

Petição 870170097852, de 14/12/2017, pág. 36/43

6/9 prover um multiplexador (mux) sem falha possuindo uma pluralidade de entradas de dados de mux, uma pluralidade de entradas de seleção e uma saída de mux, em que a saída de mux não falha em virtude de uma mudança de qualquer único bit de entrada de seleção;

prover uma pluralidade de latches, possuindo entradas de dados de latch e saídas de dados de latch, em que as saídas de dados de latch são acopladas à pluralidade de entradas de dados de mux;

prover um habilitador, acoplado aos latches; prover um contador, acoplado às entradas de seleção do mux, em que o contador transita em uma borda de subida ou de descida de um relógio de entrada, e apenas um único bit de estado de contador muda em uma transição entre quaisquer dois estados consecutivos em uma sequência de contagem;

empregar o habilitador para habilitar e controlar os latches para atualizar as saídas de dados de latch em um momento quando as entradas de dados de latch não estão mudando; e empregar o contador para selecionar uma dentre a pluralidade de entradas de dados de mux em uma sequência predeterminada para a saída de mux e controlar o habilitador, o método caracterizado pelo fato de que empregar um processo de seleção de saída incluído no mux e otimizado com base em um conhecimento a priori da sequência de código de Gray para prover uma saída sem falha apenas durante transições de entrada de acordo com a sequência de código de Gray inclui empregar o processo de seleção de saída para selecionar a saída de mux de acordo com o seguinte:

Saída = (sn(2) AND sn(1) AND sn(0) AND d(0)) OR (sn(2) AND sn(1) AND s(0) AND d(1)) OR (sn(2) AND s(1) AND

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sn( 0) AND d(2 )) OR (sn( 2) AND s(1) AND s( 0) AND d( 3) ) OR (s( 2) AND sn( 1) AND sn(0 ) AND d(4)) OR ( s( 2) AND sn( 1) AND s(0 ) AND d(5) ) OR ( s(2) AND s(1) AND sn( 0) AND d( 6) ) OR (s( 2) AND s(1 ) AND s(0) AND d (7) ) OR (sn( 2) AND sn( 1) AND d(1 ) AND d(0) ) OR ( sn(1 ) AND sn(0) AND d( 4) AND d( 0) ) OR (sn (2 ) AND s( 0) AND d(3) AND d(1)) OR ( sn (2) AND s( 1) AND d(3 ) AND d(2) ) OR ( s(2) AND sn(1) AND d( 5) AND d( 4) ) OR (s( 1) AND sn( 0) AND d(6 ) AND d(2)) OR (s 2) AND s( 0) AND

d(7) AND d(5)) OR (s(2) AND s(1) AND d(7) AND d(6));

em que s(n) representa um bit de um valor de seleção de entrada;

sn(n) representa o inverso de s(n); e d(k) representa um bit de uma entrada do mux.
18. Método, de acordo com a reivindicação 17, caracterizado pelo fato de que compreende adicionalmente empregar o contador para prover o mux com valores de seleção de entrada de acordo com uma sequência de código de Gray.
19. Método, de acordo com a reivindicação 18, caracterizado pelo fato de que compreende adicionalmente empregar um processo de seleção de saída incluído no mux e otimizado com base em um conhecimento a priori da sequência de código de Gray para prover uma saída sem falha apenas durante transições de entrada de acordo com a sequência de código de Gray, reduzindo, dessa forma, o tamanho do mux.
20. Método, de acordo com a reivindicação 19, caracterizado pelo fato de que compreende adicionalmente:

transitar o contador em cada borda do relógio de entrada; e emitir a partir do mux um bit em cada borda do relógio de entrada.
21. Método, de acordo com a reivindicação 18, caracterizado pelo fato de que empregar o habilitador para

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8/9 habilitar e controlar os latches para atualizar as saídas de dados de latch em um momento quando as entradas de dados de latch não estão mudando inclui empregar o habilitador para habilitar os latches com base nos valores de seleção de entrada gerados pelo contador.
22. Método, de acordo com a reivindicação 17, caracterizado pelo fato de que empregar o habilitador para habilitar e controlar os latches para atualizar as saídas de dados de latch em um momento quando as entradas de dados de latch não estão mudando inclui empregar o habilitador para atualizar apenas um subconjunto dos latches enquanto seleciona um outro subconjunto dos latches para emissão pelo mux.
23. Método, de acordo com a reivindicação 17, caracterizado pelo fato de que compreende adicionalmente:

receber dados como entrada em paralelo; e emitir os dados em um link de comunicações serial.
24. Método para codificação serial, compreendendo:

armazenar uma pluralidade de bits de entrada; gerar uma sequência de seleção de entrada empregando um contador que transita em uma borda de subida ou de descida de um relógio de entrada, e para o qual um único bit de estado de contador muda em uma transição entre quaisquer dois estados consecutivos em uma sequência de contagem;

emitir serialmente a pluralidade de bits de entrada de acordo com a sequência de seleção de entrada, em que emitir serialmente inclui emitir serialmente sem falhas durante transições de entrada na sequência de seleção de entrada,

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9/9 o método caracterizado pelo fato de que emitir serialmente inclui emitir serialmente com base em um processo de seleção de saída otimizado com base em um conhecimento a priori da sequência de código de Gray.
25. Método, de acordo com a reivindicação 24, caracterizado pelo fato de que compreende adicionalmente atualizar a pluralidade de bits de entrada armazenados.
26. Método, de acordo com a reivindicação 24, caracterizado pelo fato de que gerar uma sequência de seleção de entrada inclui gerar uma sequência de código de Gray.
27. Método, de acordo com a reivindicação 24, caracterizado pelo fato de que emitir serialmente a pluralidade de bits de entrada de acordo com a sequência de seleção de entrada inclui emitir serialmente sem falha apenas durante transições de entrada de acordo com a sequência de código de Gray.
28. Método, de acordo com a reivindicação 24, caracterizado pelo fato de que emitir serialmente a pluralidade de bits de entrada de acordo com a sequência de seleção de entrada inclui emitir um bit em cada borda do relógio de entrada.

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