JP5044004B2 - バッファを更新するための方法及びシステム - Google Patents

バッファを更新するための方法及びシステム Download PDF

Info

Publication number
JP5044004B2
JP5044004B2 JP2010196663A JP2010196663A JP5044004B2 JP 5044004 B2 JP5044004 B2 JP 5044004B2 JP 2010196663 A JP2010196663 A JP 2010196663A JP 2010196663 A JP2010196663 A JP 2010196663A JP 5044004 B2 JP5044004 B2 JP 5044004B2
Authority
JP
Japan
Prior art keywords
buffer
mddi
read
link
processor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2010196663A
Other languages
English (en)
Other versions
JP2011041290A (ja
Inventor
ジョージ・エー.・ウィレイ
ブライアン・スティール
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=36498488&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP5044004(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of JP2011041290A publication Critical patent/JP2011041290A/ja
Application granted granted Critical
Publication of JP5044004B2 publication Critical patent/JP5044004B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F8/00Arrangements for software engineering
    • G06F8/60Software deployment
    • G06F8/65Updates
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006Details of the interface to the display terminal
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/46Multiprogramming arrangements
    • G06F9/50Allocation of resources, e.g. of the central processing unit [CPU]
    • G06F9/5061Partitioning or combining of resources
    • GPHYSICS
    • G09EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09GARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/36Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
    • G09G5/39Control of the bit-mapped memory
    • G09G5/393Arrangements for updating the contents of the bit-mapped memory
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04JMULTIPLEX COMMUNICATION
    • H04J3/00Time-division multiplex systems
    • H04J3/02Details
    • H04J3/04Distributors combined with modulators or demodulators
    • H04J3/047Distributors with transistors or integrated circuits
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04WWIRELESS COMMUNICATION NETWORKS
    • H04W88/00Devices specially adapted for wireless communication networks, e.g. terminals, base stations or access point devices
    • H04W88/02Terminal devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Computer Hardware Design (AREA)
  • General Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Security & Cryptography (AREA)
  • Information Transfer Systems (AREA)
  • Studio Devices (AREA)
  • Communication Control (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Dram (AREA)
  • Telephonic Communication Services (AREA)
  • Stroboscope Apparatuses (AREA)
  • Computer And Data Communications (AREA)
  • Hardware Redundancy (AREA)
  • Mobile Radio Communication Systems (AREA)
  • Electronic Switches (AREA)

Description

本発明は、一般的には、バッファを更新するための方法及びシステムに関するものである。本発明は、より具体的には、通信リンクを通じてバッファを更新するための方法及びシステムに関するものである。
相互接続技術分野においては、特に映像表示に関連するデータ速度をさらに上昇させることの要求がますます大きくなってきている。
モバイルディスプレイデジタルインタフェース(MDDI)は、ホストとクライアントの間における短距離通信リンクを通じての超高速データ転送を可能にする、対費用効果が高くかつ消費電力が低い転送機構である。MDDIは、最高で毎秒3.2ギガビットの最大帯域幅を提供する双方向データ転送のための4本の配線及び電力を最低限要求する。
一用途においては、MDDIは、デジタルベースバンドコントローラとLCDディスプレイ及び/又はカメラを相互に接続するためにハンドセットのヒンジを横断して通る配線数を大幅に減らすことによって折りたたみ式携帯電話における信頼性を向上させさらに電力消費量を低減させる。この配線の減少は、ハンドセットメーカーがクラムシェル又はスライド式ハンドセットのデザインを単純化することによって開発コストを引き下げることも可能にする。
MDDIリンクにおけるLCDディスプレイを制御する際に発生する一問題は、前記ディスプレイがリフレッシュされたときの画像のちらつきに関連する。典型的には、必要なことは、持続性が長い変換(long persistence conversion)又は人間の目が知覚することができるよりも高いリフレッシュ速度のいずれかである。持続性が長い変換は、結果的に、画像が動いて見えるときに画像のスミアを発生させる。従って、ディスプレイが高速のリフレッシュ速度を有することが望ましい。しかしながら、発生する典型的な問題は、画像のティアリングである。この問題は、ディスプレイが高速でリフレッシュ中に、前記ディスプレイと関連するフレームバッファはそれよりも低速で満たされているという問題である。その結果、表示画像は、前記ディスプレイの同じフレーム内において更新された画像情報と旧画像情報の両方を反映させた画像になる可能性がある。
一解決方法においては、上記の画像ティアリング問題を回避するために複数のバッファが用いられて画像情報が前記複数のバッファ間を循環される。この方法は、一般的に知られる「ダブルバッファリング」手法を含む。しかしながら、前記解決方法の欠点は、明らかなことに、実装する際に要求されるコスト及びチップスペースの増大である。
従って、MDDI用途のコスト及びスペース上の要求を満たしつつ上述される問題を解決するバッファ更新解決方法を可能にする方法及び装置が必要である。
本発明は、バッファを更新するための方法及びシステムに関するものである。
一側面においては、本発明は、バッファからの読み取り及びバッファへの書き込みを同時並行して行うことを可能にするために戦略的にバッファに書き込むことを含むバッファ更新方法を提供する。前記方法は、ダブルバッファリングの必要性をなくし、それによって従来のバッファリング手法と比較した場合におけるコストとスペースの節約を実現させる。その他の利点の中で、前記方法は、ディスプレイと関連するフレームバッファを更新するために使用時に画像ティアリングを防止するが、前記用途に限定されない。
他の側面においては、本発明は、通信リンクを通じてのバッファ更新を可能にする効率的な機構を提供する。一例においては、本発明は、通信リスクを通じてタイミング情報を中継するための方法を提供する。しかしながら、前記方法は、タイミング情報を中継することだけに限定されず、当業者が本明細書における教義に基づいて理解できるようにより一般的な状況において用いることができる。
本発明のさらなる実施形態、特長、及び利点、さらには本発明の様々な実施形態の構造及び動作が、以下において添付図を参照しつつ詳細に説明される。
本明細書に組み入れられて本明細書の一部を構成する添付図は、本発明を図示するものであり、本明細書における説明とともに、本発明の原理を説明する役割及び当業者が本発明を製造及び使用することを可能にする役割を果たすものである。
本発明は、添付図を参照して説明される。要素が最初に現れる図面は、典型的には、対応する参照番号の左端の数字によって示される。
モバイルディスプレイデジタルインタフェース(MDDI)インタフェースを用いる環境例を示すブロック図である。 デジタルデバイス及び周辺機器に結合されたデジタルデータデバイスインタフェースを示す図である。 図1の例の実施形態によるMDDIリンク相互接続を示すブロック図である。 画像ティアリング問題を示す例である。 本発明によるバッファ更新方法を示すプロセス流れ図である。 図4の方法の例を示す図である。 バッファ読み取り/書き込み戦略を示す図である。 バッファ読み取り/書き込み戦略を示す図である。 本発明により通信リンクを通じてタイミング情報を搬送する方法を示すプロセス流れ図である。 タイミング情報を搬送するためにMDDIリンクのウェークアップを開始させるための信号タイミング図例である。
本明細書は、本発明の特長を組み入れた1つ以上の実施形態を開示する。前記開示された実施形態は、単に本発明の例を示すだけであるにすぎない。本発明の適用範囲は、前記開示された実施形態に限定されるものではない。本発明は、本明細書に添付された請求項によって範囲が定められる。
説明される実施形態、及び本明細書において用いられる「一実施形態」、「実施形態」、「実施形態例」、等の表現は、これらの説明される実施形態は特定の特長、構造、又は特徴を含むことができるがすべての実施形態が前記特定の特長、構造、又は特徴を必ずしも含むわけではないことを示す。さらに、前記表現は、必ずしも同じ実施形態に言及しているわけではない。さらに、特定の特長、構造、又は特徴が実施形態と関連させて説明されるときには、明示で説明されているかどうかにかかわらず、前記特長、構造、又は特徴を有効にすることは当業者の知識の範囲内にあると理解される。
本発明の実施形態は、ハードウェア、ファームウェア、ソフトウェア、又はいずれかの組合せ内において実装することができる。本発明の実施形態は、機械によって読み取り可能な媒体に格納されて1つ以上のプロセッサによって読み取ること及び実行することができる命令として実装することも可能である。機械によって読み取り可能な媒体は、機械(例えばコンピューティングデバイス)によって読み取り可能な形式で情報を格納又は送信するための機構を含むことができる。例えば、機械によって読み取り可能な媒体は、読取専用メモリ(ROM)、ランダムアクセスメモリ(RAM)、磁気ディスク記憶媒体、光学式記憶媒体、フラッシュメモリデバイス、電気的、光学的、音響的又はその他の形態の伝搬信号(搬送波、赤外線信号、デジタル信号、等)を含むことができる。さらに、本明細書においては、ファームウェア、ソフトウェア、ルーチン、命令は、一定の動作を行うこととして説明することができる。しかしながら、前記説明は単なる便宜上のものであること、及び前記動作は、実際には前記ファームウェア、ソフトウェア、ルーチン、命令等を実行するコンピューティングデバイス、プロセッサ、コントローラ、又はその他のデバイスからの結果であることが理解されるべきである。
モバイルディスプレイデジタルインタフェース(MDDI)
モバイルディスプレイデジタルインタフェース(MDDI)は、ホストとクライアントの間の短距離通信リンクを通じての超高速シリアルデータ転送を可能にする、対費用効果が高くかつ消費電力量が低い転送機構である。
以下では、携帯電話の上側クラムシェルに内蔵されるカメラモジュールに関するMDDI例が示される。しかしながら、本発明の実施形態において前記カメラモジュールと機能的に同等の特長を有するあらゆるモジュールと容易に交換して使用可能であることが当業者にとって明確になるであろう。
さらに、本発明の実施形態により、MMDIホストは、本発明を用いることによって利益を得ることができる幾つかの型のデバイスのうちの1つを具備することができる。例えば、前記ホストは、ハンドヘルド、ラップトップ、又は同様のモバイルコンピューティングデバイスの形態のポータブルコンピュータであることができる。さらに、前記ホストは、パーソナルデータアシスタント(PDA)、ページングデバイス、又は数多くの無線電話又はモデムのうちの1つであることも可能である。代替として、前記ホストは、ポータブルな娯楽又は表示デバイス、例えばポータブルDVD又はCDプレーヤー、ゲーム機器、であることが可能である。さらに、前記ホストは、クライアントとの高速通信リンクが望まれるその他の様々な幅広く用いられるか又は予定される商業製品内のホストデバイス又は制御素子として常駐することができる。例えば、ホストは、応答を向上させることを目的として映像録画装置から記憶装置ベースのクライアントに、又は表示することを目的として映像録画装置から高解像度の大型画面に、高速でデータを転送するために用いることができる。搭載された在庫システム又はコンピューティングシステム及び/又はその他の家庭用品へのBluetooth(登録商標)接続を組み入れた冷蔵庫等の機器は、インターネット又はBluetoothに接続されたモードで動作時に向上された表示能力を有することができ、又は、電子コンピュータシステム又は制御システム(ホスト)がキャビネット内の別の場所に常駐する一方で室内ディスプレイ(クライアント)及びキーパッド又はスキャナ(クライアント)のための配線の必要性を低くすることができる。一般的には、当業者は、このインタフェースを使用することによって利益を得ることができる非常に様々な近代的な電子機器及び器具、及び、新たに加えられるか又は既存のコネクタ又はケーブルにおいて利用可能な制限された導線数を利用したより高速のデータ速度での情報転送能力を備えるように旧式デバイスを改良できること、を十分に理解するであろう。同時に、MMDIクライアントは、エンドユーザーに情報を提供するために又はユーザーからホストに情報を提供するために役立つ様々なデバイスを具備することができる。例えば、ゴーグル又は眼鏡に組み込まれたマイクロディスプレイ、帽子又はヘルメットに組み込まれた映写デバイス、車両内、例えば窓内又はフロントガラス内に組み込まれた小型画面又はホログラフ素子、又は、高質の音又は音楽を提供するための様々なスピーカー、ヘッドホン、又は音響システム。その他の表示装置は、会議、映画及びテレビ画像用に情報を表示するために用いられるプロジェクタ又は映写装置を含む。他の例は、ユーザーが触れる又は声で指示する以外の実際の「入力」をほとんど行わずにデバイス又はシステムのユーザーから多量の情報を転送するために呼び出すことができるタッチパッド、感圧装置、音声認識入力装置、セキュリティスキャナ、等を用いることである。さらに、コンピュータ用のドッキングステーション及び無線電話用のカーキット又は卓上キットとホールダーがエンドユーザー又はその他のデバイスと装置へのインタフェースとして機能すること、及び、特に高速ネットワークが関係する場合にデータ転送を援助するためのクライアント(マウス等の出力又は入力機器)又はホストを採用することができる。しかしながら、本発明はこれらのデバイスに限定されておらず、格納と転送の点で又は再生時表示の点で高質の画像及び音をエンドユーザーに提供することが意図されるその他の数多くのデバイスが市販されていて使用が提案されていることを当業者は容易に認識するであろう。本発明は、希望されるユーザーの経験を実現させるために必要な高速データ速度に対応するために様々な素子又はデバイス間でのデータスループットを向上させる上で有用である。
図1Aは、デジタルデバイス150及び周辺機器180に結合されたデジタルデータデバイスインタフェース100を示す。デジタルデバイス150は、制限することなしに、携帯電話、パーソナルデータアシスタント、スマートフォン又はパソコンを含むことができる。一般的には、デジタルデバイス150は、デジタル命令のための及びデジタル表示データの処理のための処理装置として機能するあらゆる型のデジタルデバイスを含むことができる。デジタルデバイス150は、システムコントローラ160と、リンクコントローラ170と、を含む。
周辺機器180は、制限することなしに、カメラと、バーコード読取装置と、イメージスキャナと、音声装置と、センサーと、を含むことができる。一般的には、周辺機器180は、周辺機器と処理装置との間でデジタル表示データが交換されるあらゆる型の音声、映像又は画像キャプチャ・表示デバイスを含むことができる。周辺機器180は、制御ブロック190を含む。周辺機器180が例えばカメラであるときには、制御ブロック190は、制限することなしに、レンズ制御装置と、フラッシュ又は白色LED制御装置と、シャッター制御装置と、を含むことができる。デジタル表示データは、音声、画像及びマルチメディアデータを表すデジタルデータを含むことができる。
デジタルデータインタフェースデバイス100は、通信リンク105を通じて高速でデジタル表示データを転送する。一例においては、毎秒3.2ギガヒットの最大帯域幅を有する双方向データ転送をサポートするMDDI通信リンクを用いることができる。この速度例よりも高速又は低速であるその他の高速データ転送は、通信リンクに依存してサポートすることができる。デジタルデータインタフェースデバイス100は、メッセージインタープリタモジュール110と、コンテンツモジュール120と、制御モジュール130と、リンクコントローラ140と、を含む。
デジタルデータインタフェース100内に所在するリンクコントローラ140、及びデジタルデバイス150内に所在するリンクコントローラ170は、通信リンク105を構築する。リンクコントローラ140及びリンクコントローラ170は、MDDIリンクコントローラであることができる。
本明細書において引用されることによって全体が本明細書に組み入れられているビデオエレクトロニクス規格協会(“VESA”)MDDI規格は、ポータブルデバイスが小型のポータブルデバイスからより大型の外部ディスプレイにデジタル画像を転送するようにする高速デジタルパケットインタフェースに関する要求事項を説明する。MDDIは、ポータブルコンピューティングデバイス、通信装置及び娯楽装置を新たに出現した製品、例えば摩耗可能なマイクロディスプレイにリンクする上での理想的な超小型コネクタシステム及び薄いたわみケーブルを利用する。さらに、MDDIは、ホストプロセッサと表示装置との間の接続のコストを低減しさらに信頼性を向上させるために、該接続を単純化する方法に関する情報含む。リンクコントローラ140及び170は、VESA MDDI規格に基づいて通信路105を構築する。
2004年7月6日にツォウ等に対して発行された、"Generating and Implementing a Communication Protocol and Interface for High Data Rate Signal Transfer"(高データ速度信号転送用通信プロトコル及びインタフェースの生成及び実装)という題名を有する米国特許No.6,760,772(「‘772特許」)は、表示データに関する通信プロトコルを形成するためにひとつにまとめてリンクされたパケット構造を用いて通信路を通じてホストとクライアントの間でデジタルデータを転送するためのデータインタフェースについて説明している。‘772特許において教義される発明の実施形態は、MDDIインタフェースが対象である。信号プロトコルは、通信プロトコルを形成するパケットを生成、送信、及び受信するように構成された、及び1つ以上の型のデータパケット内へのデジタルデータを形成するように構成されたリンクコントローラ、例えばリンクコントローラ140及び170によって用いられ、少なくとも1つはホストデバイス内に常駐して通信路、例えば通信路105、を通じてクライアントに結合される。
前記インタフェースは、短距離「シリアル」型データリンクを通じて対費用効果が高く低電力の双方向高速データ転送機構を提供し、超小型コネクタ及び薄いたわみケーブルによる実装に役立つ。リンクコントローラ140及び170の実施形態は、‘772特許の教義に基づいて通信路105を構築する。
その他の実施形態においては、リンクコントローラ140及び170は、両方ともUSBリンクコントローラであることができ、又は両方ともコントローラ、例えばMDDIリンクコントローラ及びその他の型のリンクコントローラ、例えばUSBリンクコントローラ、の組合せを含むことができる。代替として、リンクコントローラ140及び170は、コントローラ、例えばMDDIリンクコントローラ、及びデジタルデータインタフェースデバイス100とデジタルデバイス150との間において肯定応答メッセージを交換するための単一のリンクの組合せを含むことができる。さらに、リンクコントローラ140及び170は、その他の型のインタフェース、例えばEthernet(登録商標)又はRS−232シリアルポートインタフェースをサポートすることができる。本明細書における教義に基づいて当業者によって知られることになるように、追加のインタフェースをサポートすることが可能である。
デジタルデータインタフェースデバイス100内において、メッセージインタープリタモジュール110は、システムコントローラ160から通信リンク105を通じてコマンドを受信してシステムコントローラ160への応答メッセージを生成し、前記コマンドメッセージを翻訳し、前記コマンドの情報内容をデジタルデータインタフェースデバイス100内の該当するモジュールにルーティングする。
コンテンツモジュール120は、周辺機器180からデータを受け取り、前記データを格納し、通信リンク105を通じて前記データをシステムコントローラ160に転送する。
制御モジュール130は、メッセージインタープリタ130から情報を受け取り、周辺機器180の制御ブロック190に情報をルーティングする。制御モジュール130は、制御ブロック190から情報を受け取って前記情報をメッセージインタープリタモジュール110にルーティングすることも可能である。
図1は、MDDIインタフェースを用いる環境例を示すブロック図である。図1の例においては、MDDIは、折りたたみ式電話100のヒンジを通ってモジュールを相互に接続するために用いられる。
図1に関して、折りたたみ式電話100の下側クラムシェル部分102は、移動局モデム(MSM)ベースバンドチップ104を含む。MSM104は、デジタルベースバンドコントローラである。折りたたみ式電話100の上側クラムシェル部分114は、液晶ディスプレイ(LCD)モジュール116と、カメラモジュール118と、を含む。
依然として図1に関して、MDDIリンク110は、カメラモジュール118をMSM104に接続する。典型的には、MDDIリンクコントローラがカメラモジュール118及びMSM104の各々にインテグレーションされる。図1の例において、MMDIホスト122は、カメラモジュール112内にインテグレーションされ、MDDIクライアント106は、MDDIリンク110のMSM側に常駐する。典型的には、MDDIホストは、MDDIリンクのマスターコントローラである。図1の例においては、カメラモジュール118からの画素データがMDDIホスト122によって受信され、MDDIリンク110に送信される前にMDDIパケットにフォーマット化される。MDDIクライアント106は、前記MDDIパケットを受信し、カメラモジュール118によって生成されるフォーマットと同じフォーマットの画素データに再変換する。次に、前記画素データは、処理するためにMSM104内の該当するブロックに送られる。
依然として図1に関して、MDDIリンク112は、LCDモジュール116をMSM104に接続する。図1の例において、MMDIリンク112は、MSM104内にインテグレーションされたMDDIホスト108、及びLCDモジュール116内にインテグレーションされたMDDIクライアント120を相互に接続する。図1の例において、MSM104のグラフィックスコントローラによって生成された画像データがMDDIホスト108によって受け取られ、MDDIリンク112上に送信される前にMDDIホスト108によってMDDIパケットにフォーマット化される。MDDIクライアント120は、前記MDDIパケットを受信し、LCDモジュール116によって用いるために画像データに再変換する。典型的には、画像データは、LCDディスプレイをリフレッシュするために用いられる前にフレームバッファを用いてバッファリングされる。
図2は、図1の例によるMDDIリンク相互接続112を示すブロック図である。上述されるように、MDDIリンク112の機能の1つは、MSM104からLCDモジュール116に画像データを転送することである。フレームインタフェース(図2に示されていない)は、MDDIリンクコントローラ120をLCDモジュール116のモジュールに接続する。同様に、他のフレームインタフェース(図2に示されていない)は、MDDIリンクコントローラ108をMSM104の該当するモジュールに接続する。典型的には、MDDIリンクコントローラ108は、MDDIリンクのホストコントローラを表し、MDDIリンクコントローラ120は、MDDIのクライアントコントローラを表す。しかしながら、その他の実装は、これらの2つのコントローラの役割を逆にすることができる。
MDDIリンク112は、電力信号用の2本の線210及び211に加えて、データ信号用の2本の線202及び204、及びプローブ信号用の2本の線206及び208を具備する最低4本の線を含む。データ信号202及び204は、双方向性である。従って、データは、データ信号202及び204を用いていずれの方向にも(ホストからクライアントへ及びクライアントからホストへ)送信することができる。ストローブ信号206及び208は、単方向性であり、リンクのホストコントローラによってしか駆動することができない。従って、図2の例においては、ホストコントローラ108のみがストローブ信号206及び208を駆動することができる。
バッファを更新するための方法及びシステム
上述されるように、MDDIは、ベースバンドプロセッサ(例えば図2のMSM104)及びグラフィックスコントローラ(例えば図2のLCDモジュール116)を接続するために用いることができる。前記ベースバンドプロセッサは、典型的にはカメラセンサーから受け取られた画像情報を前記グラフィックスコントローラにチャネリングし、前記グラフィックスコントローラは、前記画像情報を用いて表示画像を生成する。典型的には、前記グラフィックスコントローラは、ベースバンドプロセッサから受け取られた画像情報を用いて表示画像を生成する前に前記画像情報を格納するための1つ以上のフレームバッファを採用する。上述されるように、画像ティアリングが1つの発生する問題である。この問題は、前記画像情報がフレームバッファに書き込まれている速度よりも遅い速度又は速い速度でフレームバッファから読み出されているときに発生する。本明細書においては、その他の利点の中で特に前記画像ティアリング問題を解決するバッファ更新方法及びシステムが説明される。しかしながら、本発明による方法及びシステムは、該方法及びシステムが説明される特定の典型的実施形態に限定されないこと及びMDDI環境において用いられることに限定されないことに注目すべきである。さらに、本発明の方法及びシステムは、バッファリングを利用しさらに本発明の利点から利益を得ることができるその他の様々な用途において採用することが可能である。
画像ティアリング
図3は、バッファからの読み取り中及び/又はバッファへの書き込み中に発生する可能性がある2つの画像ティアリング例を示す。図3の図は、バッファ位置及び時間の関数としての読み取りポインタ及び書き込みポインタの作図を示す。前記読み取りポインタは、前記バッファ内における読み取り中の位置を示す。前記書き込みポインタは、前記バッファ内における書き込み中の位置を示す。図3の例において、バッファ位置は、バッファ内の画素位置に関して定められる。
図3の第1の例においては、バッファは、書き込まれている速度よりも遅い速度で読み取られている。このことは、読み取りポインタ行302及び書き込みポインタ行304の相対的傾きによって示される。読み取りポインタ行302及び書き込みポインタ行304は、時間tにおいて交差することに注目すること。時間tの前は、バッファ内の画素は、更新される前に読み取り中になっている。時間t後は、画素は読み取られる前に更新中になっている。従って、同じフレーム(時間0から時間t)内において、(時間tにおいて読み取られる画素位置に対応する)位置0乃至pにおける画素は、更新された画像情報とともに読み取られるバッファ内の位置pから最後の画素までの画素よりも古い画像情報とともに読み取られる。この結果は、画像の下側部分が画像の上側部分よりも新しい画像情報を反映させている画像ティアリングである。
図3の第2の例においては、バッファは、書き込まれる速度よりも速い速度で読み取られている。このことは、読み取りポインタ行302及び書き込みポインタ行306の相対的傾きによって示される。読み取りポインタ行302及び書き込みポインタ行306は、時間tにおいて交差する。時間tの前は、バッファ内の画素は、読み取られる前に更新中になっている。時間t後は、画素は更新される前に読み取り中になっている。従って、同じフレーム(時間tから時間t)内において、(時間tにおいて読み取られる画素位置に対応する)位置0乃至pにおける画素は、バッファ内の位置pから最後の画素までの画素よりも新しい画像情報とともに読み取られ、該情報は、旧画像情報とともに読み取られる。この結果は、画像の上側部分が画像の下側部分よりも新しい画像情報を反映させている画像ティアリングである。
バッファを更新するための方法
次に、バッファを戦略的に更新する方法が提供される。前記方法は、ディスプレイと関連するフレームバッファを更新するために使用時に画像ティアリングを防止する。前記方法は、本明細書において説明される明確な利点に基づいてその他のバッファリング用途においても使用することができる。
図4は、本発明に従ってバッファを更新するための方法を示したプロセス流れ図400である。プロセス流れ図400は、ステップ410において開始し、ステップ410は、前記バッファ内における読み取り行の位置を決定することを含む。前記読み取り行の位置は、現在前記バッファから読み取り中の行を示す。典型的には、ステップ410は、前記バッファ内の読み取り行の位置を指す読み取りポインタの値を決定することによって達成される。
ステップ420は、前記読み取り行の位置に基づいて更新しても安全な少なくとも第1のセクション及び更新してはならない第2のセクションに前記バッファをパーティショニング(分割)することを含む。ここで、前記バッファをパーティショニングすることは、前記バッファの物理的ではなく論理的なパーティショニングを意味することが注記される。さらに、本明細書における教義から理解されるように、前記バッファの論理的パーティションは固定されておらず、変化することができる。前記バッファの第1のセクションは、読み取り行の位置に基づいて現在のバッファ読み取りサイクル内において読み取られている前記バッファの行を含む。前記第1のセクションは、読み取り行の位置に基づいて更新することができる前記バッファの行も含む。換言すると、前記第1のセクションは、内容が読み取られたばかりの行又はバッファ読み取り速度およびバッファ書き込み速度に基づいて読み取り行の位置が到着する前に更新することができる行を含む。バッファ読み取り速度およびバッファ書き込み速度に基づいて読み取り行の位置が到着する前に更新することができない行は、前記バッファの前記第2のセクションに属する。換言すると、前記バッファの前記第2のセクションの行は、読み取らなければならない前に更新するための十分な時間がない行である。従って、前記バッファの前記第2のセクションの行は、前記バッファの最後の読み取りサイクル中に更新されていなければならない。
ステップ430は、前記第2のセクションに続く前記第1のセクションの行において前記読み取り行位置に基づいてデータを書き込むことによって前記バッファを更新することを含む。典型的には、前記バッファは、上述されるように更新しても安全でありさらに前記バッファの最後の読み取りサイクル中に既に読み取られている位置において更新される。一実施形態においては、ステップ430は、前記第2のセクションの最後の行の直後に続く前記第1のセクションの行においてデータを書き込むことを含む。本明細書において開示される教義に基づいて当業者によって明確に理解されるように、ステップ430のその他の変形も可能である。

図5は、図4において上述される方法の例を示す。図5は、3つのバッファ500読み取り例A、B、及びCを示す。例示することのみを目的として、352行のデータを含むバッファ500が示されている。読み取りポインタ510は、バッファ内の読み取り行の位置を示す。ローマ字“I”が添付されたセクションは、上述されるように前記バッファの第1のセクションに属する行を表す。ローマ数字“II”が添付されたセクションは、上述されるようにバッファの第2のセクションに属する行を表す。
例Aにおいて、陰影エリア“I”は、前記バッファの第1のセクションのうちで前記バッファの現在の読み取りサイクル中に既に読み取られている行を表す。前記例において、このエリアは、行1乃至m−1を含む。読み取りポインタ510は、行mが現在読み取り中であることを示す。従って、例Aにおけるエリア“II”は、バッファ500のうちで読み取りポインタ510の現在位置に基づいて更新することができない行を表す。換言すると、読み取りポインタ510の現在位置及びバッファにおける読み取り速度と書き込み速度に基づいてエリア“II”内の行を更新するための十分な時間がない。前記バッファの第1のセクションは、エリア“II”の下方の陰影のないエリア“I”も含むことに注目すること。このエリア“I”は、更新しても安全であるため第1のセクションに属するが、前記バッファの現在の読み取りサイクル中に読み取られていないことを考慮して更新すべきでない。陰影のないエリア“I”を読み取る前に更新することは、図3に示されるように、画像の上側部分が画像の下側部分よりも古い画像情報を反映させている画像ティアリングが発生する。
例Bにおいては、陰影エリアは、バッファの現在の読み取りサイクル中に既に読み取られているバッファの行を表す。前記例においては、このエリアは、行1乃至315を含む。読み取りポインタ510は、行352が現在読み取られていることを示す。従って、例Bにおけるエリア“II”は、現在の読み取り行の位置を考慮して更新されていなければならなかった行を表す。エリア“II”内の行は、現在の読み取り行の位置及びバッファにおける読み取り速度と書き込み速度に基づいて更新することができず、上述の説明に基づいてバッファの第2のセクションに属する。エリア“I”内の行は、バッファの第1のセクションに属し、安全に更新することができる。バッファを更新するために、エリア“I”において書き込みが開始することができる。データは、エリア“I”内のエリア“II”の直後の行において書き込むことができる。
例Cは、Bに示されるシナリオに後続するシナリオを示す。例Cにおいて、読み取りポインタ510は、ラップアラウンドしており、バッファの行mを読み取り中である。従って、バッファ内において読み取りポインタに先行する行は、バッファの第1のセクションに属し、更新することができる。エリア“II”内の行は、現在の読み取り行の位置を考慮して最後の書き込みサイクル中に更新していなければならなかった。エリア“II”内の行は更新することができず、上述されるようにバッファの第2のセクションに属する。換言すると、エリア“II”内の行は、読み取らなければならない前に更新するための十分な時間がないため、読み取り行の位置を考慮した更新済み情報を含んでいなければならない。陰影エリア“I”は、バッファの第1のセクションのうちで更新しても安全な行を表すが、バッファの最後の読み取りサイクル中に読み取られていないことを考慮して更新すべきでない。
バッファ読み取り/書き込み戦略
ここでは、バッファ更新に関連する画像ティアリング又は同等の問題を回避するためのバッファ読み取り/書き込み戦略が説明される。本発明によるバッファ更新戦略は、共通して採用されている「ダブルバッファリング」技術の必要性をさらに排除する。代わりに、単一のバッファが用いられ、その結果、実装コストとスペースの両方が節約される。本発明は、本明細書において説明される典型的な戦略に限定されず、当業者にとって明確に理解される変形も本発明の適用範囲内であるとみなされる。
図6A及び6Bは、本発明による典型的なバッファ読み取り/書き込み戦略を示す。図6A及び6Bの図は、バッファの位置及び時間の関数としての読み取りポインタ612及び書き込みポインタ614と616の作図を示す。図6A及び6Bの例においては、バッファ位置は、バッファ内の画素位置に関して定義され、前記画素位置は、その他のあらゆるバッファ位置測定基準、例えば行番号、と等価で交換することができる。
図6Aに関して、典型的バッファ読み取り/書き込み戦略がバッファの2つの読み取りサイクルに関して描かれている。時間から時間tまでの第1の読み取りサイクルにおいては、バッファの第1の半分が更新され、バッファの内容全体が読み取られる。時間tからtまでのバッファの第2の読み取りサイクルにおいては、バッファの第2の半分が更新され、バッファの内容全体が読み取られる。バッファの第1の半分は、第2の読み取りサイクル中においては、第1の読み取りサイクル中にバッファに書き込まれた更新情報を含むことに注目すること。バッファの第2の半分は、第2のサイクル中においては、第2の読み取りサイクル全体にわたって読み取りポインタ612に時間的に先行する書き込みポインタ614による指示に従って読み取られる前に更新される。従って、両方の読み取りサイクルにおいて、バッファから読み取られたデータは、該バッファの同じ更新サイクルに属しており、画像ティアリングは発生しない。
図6Bは、バッファの2つの読み取りサイクルにおける他の典型的なバッファ読み取り/書き込み戦略を示す。第1の読み取りサイクル中においては、バッファの第1の半分が時間tから時間tまで更新される。第2の読み取りサイクル中においては、バッファの第2の半分が時間tからtまで更新される。バッファへの書き込みは第1のサイクル中の時間tにおいて開始し、従って、第1のサイクル中には、書き込みプロセスに起因して、更新された内容ではなく最初の情報内容がバッファ全体から読み取られることに注目すること。他方、バッファへの書き込みは、第2のサイクル中の時間tに終了し、従って、第2のサイクル中に、バッファが読み取られるときには更新された情報内容がバッファ全体に入っている。このことは、第2の読み取りサイクル全体にわたって読み取りポインタ612よりも時間的に先行する書き込みポインタ612によって示される。従って、図6Bの例における両方の読み取りサイクルにわたって画像ティアリングは発生しない。
通信リンクを通じてのバッファ更新
本発明に従ってバッファを更新するための方法およびシステムは、様々な用途において使用することができる。一用途においては、上述されるように、バッファ更新手法は、ディスプレイと関連するフレームバッファを更新するために用いることができる。他の用途においては、バッファは、遠隔で更新され、この場合は、第1のプロセッサによって書き込まれて第2のプロセッサによって読み取られ、前記第1及び第2のプロセッサは、通信リンクを通じて通信する。例えば、前記第1及び第2のプロセッサは、図2に示されるようにMDDIリンクを通じて通信するMSMベースバンドプロセッサ及びLCDモジュールをそれぞれ表す。一定の用途においては、前記第1及び第2のプロセッサ間の同期化が要求される。
次に、通信リンクを通じてのバッファ更新を可能にするための同期化に関連する方法及びシステムが提供される。本明細書の教義に基づいて当業者によって理解されるように、提示される方法及びシステムの一定の側面は、同期化問題全般に対して適用可能であり、遠隔によるバッファ更新を可能にするための同期化に限定されない。
一側面においては、第1のプロセッサと第2のプロセッサとの間における同期化は、第2のプロセッサにおける第2のイベントによってトリガーされる第1のプロセッサにおける第1のイベントのスケジューリングを含む。このスケジューリングは、典型的には、前記第2のイベントが第2のプロセッサにおいて発生するごとに第1のプロセッサにおいて前記第1のイベントを引き起こす割り込みのトリガーを可能にするためにレジスタに書き込むことによって行われる。例えば、遠隔バッファ更新用途において、バッファが第1のプロセッサによって更新されて第2のプロセッサによって読み取られる場合は、前記第1のイベントは、バッファへの書き込みを開始する必要があることを表し、前記第2のイベントは、読み取りポインタがバッファの完全な読み取りサイクルを終了していることを表すことができる。これで、前記第2のイベントは、第2のプロセッサにおいてバッファ内の読み取り行の位置に基づいてトリガーすることができる。
他の側面においては、通信リンクを通じて同期化情報を搬送する方法が提供される。前記方法は、例えば上述されるようにバッファ更新に関連する同期化情報を中継するために採用することができる。図7は、第1のプロセッサと第2のプロセッサの間の通信リンクが休止モードにあるときに前記通信リンクを通じてタイミング情報を搬送するための方法を示すプロセス流れ図700である。プロセス流れ図700は、ステップ710において開始し、ステップ710は、前記第2のプロセッサにタイミング情報搬送するために前記第1のプロセッサにおける時間イベントをスケジューリングすることを含む。前記時間イベントは、特定の用途によって要求される周期的イベントであることができる。例えば、バッファ更新用途の場合は、前記時間イベントは、バッファ内の読み取り行の位置と関連づけることができる。
ステップ720は、前記時間イベントの発生時に前記第1のプロセッサによってリンクウェークアップを開始させることを含む。例えば、MDDIリンクを通じてのバッファ更新の場合で、MDDIクライアントが相互接続のLCDモジュール側に所在する場合は、前記MDDIクライアントは、バッファを更新すべきであることをMDDIホストに通知するためにデータ信号を論理信号に駆動することによってリンクウェークアップを開始することができる。
続いて、ステップ730は、前記第2のプロセッサ(例えば、MDDI相互接続のMSM側におけるMDDIホスト)においてリンクウェークアップを検出することと、前記検出されたリンクウェークアップタイミングを用いて、搬送中のタイミング情報に関して前記第1及び第2のプロセッサを同期化させること、とを含む。例えば、MDDIリンクを通じてのバッファ更新である場合は、MDDIホストがMDDIクライアントによるリンクウェークアップを検出時に、MDDIホストは、バッファ更新開始時間に関して自己をMDDIクライアントと同期化することができる。
図7において説明される方法は、通信リンクを通じてあらゆる種類のタイミング情報を搬送するように拡張可能であり、バッファ更新同期化プロセスに限定されるものではないことが本明細書の教義に基づいて当業者によって理解することができる。前記方法の利点は、単にリンクをウェークアップさせることによってリンクをセーブして情報を搬送することである。
図8は、MDDI相互接続を通じてタイミング情報を搬送するためにリンクウェークアップを開始させるためのタイミング図例800を示す。例えば、前記MDDI相互接続は、図2を参照して説明されるように、MDDIホストがMSMに所在してMDDIクライアントがLCDモジュールに所在する相互接続であることができる。従って、前記MDDIクライアントは、前記MDDIホストにバッファ更新情報を搬送するためのリンクウェークアップを開始させ、前記MDDIホストは、LCDモジュール内に所在するバッファのリフレッシングを開始する。図8の例において、vsync_wake信号802は、vsync信号806に基づいてMDDIホストにおけるウェークアップを可能にするために前記ホストのレジスタに書き込まれた値を表す。前記ホストにおけるウェークアップは、vsync_wake信号802の値がハイであるごとに発生する。Vsync信号806は、クライアントにおいて発生してバッファ更新時間に関連する信号“vertical sync”(垂直同期)を表す。例えば、vsync 806は、読み取りポインタがラップしてバッファの初めから読み取り中であるごとにハイになる。Link_active信号804は、MDDI相互接続のデータ信号がアクティブまたは休止のいずれであるかを表す。Mddi_client_wakeup信号808は、vsync 806に応答してクライアントをウェークアップさせる、クライアントにおける信号を表す。
図8の例において、vsync_wake802は、時間Aにホストにおいて設定される。時間Bにおいて、MDDIリンクが休止モードになる。時間Cにおいて、vsync 806がハイになり、バッファをホストによってリフレッシュする必要があることを示す。その結果、クライアントをウェークアップさせてリンクのウェークアップを開始するためにmddi_client_wakeup808もハイになる。クライアントは、相互接続のデータ信号を駆動することによってリンクウェークアップを開始し、リンクは、時間Dにおいてアクティブになる。続いて、vsync_wake802及びmddi_client_wakeupがゼロに戻り、ホストがリンクウェークアップを検出してクライアントにおけるバッファのリフレッシュを開始する。
結論
本発明の様々な実施形態が上述されている一方で、これらの実施形態は、限定するのではなく例示することのみを目的として示されているということが理解されるべきである。前記実施形態においては本発明の精神及び適用範囲を逸脱せずに形態及び詳細の様々な変更が可能であることが当業者に明確になるであろう。以上のように、本発明の規模及び適用範囲は、上述されるいずれの実施形態によっても限定されるべきではなく、請求項及びその同等物のみに従って範囲が定められるべきである。

Claims (4)

  1. 第1のプロセッサと第2のプロセッサの間の通信リンクを通じて前記第1のプロセッサに関連したバッファのバッファタイミング情報を搬送するための方法であって、前記通信リンクは休止モードであり、
    前記バッファタイミング情報を前記第2のプロセッサに搬送するために、前記バッファタイミング情報に関連して、前記第1のプロセッサにおいて前記バッファの時間イベントをスケジューリングすることと、
    前記時間イベントの発生時に前記第1のプロセッサによるリンクウェークアップを開始させることと、
    前記第2のプロセッサにおいて前記リンクウェークアップを検出することと、
    前記検出されたリンクウェークアップタイミングを用いて、前記搬送されたバッファタイミング情報に関して前記第1のプロセッサと前記第2のプロセッサを同期化させることと、を具備する、方法。
  2. 前記通信リンクは、モバイルディスプレイデジタルインタフェース(MDDI)リンクを表す請求項1に記載の方法。
  3. 前記第1及び第2のプロセッサは、MDDIクライアント及びMDDIホストをそれぞれ表す請求項2に記載の方法。
  4. 前記バッファタイミング情報は、前記MDDIリンクを通じて制御されているディスプレイと関連するバッファリフレッシュ時間を表す請求項3に記載の方法。
JP2010196663A 2004-11-24 2010-09-02 バッファを更新するための方法及びシステム Expired - Fee Related JP5044004B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US63085304P 2004-11-24 2004-11-24
US60/630,853 2004-11-24

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2007543425A Division JP4669008B2 (ja) 2004-11-24 2005-11-23 バッファを更新するための方法及びシステム

Publications (2)

Publication Number Publication Date
JP2011041290A JP2011041290A (ja) 2011-02-24
JP5044004B2 true JP5044004B2 (ja) 2012-10-10

Family

ID=36498488

Family Applications (9)

Application Number Title Priority Date Filing Date
JP2007543425A Expired - Fee Related JP4669008B2 (ja) 2004-11-24 2005-11-23 バッファを更新するための方法及びシステム
JP2007543426A Active JP4960253B2 (ja) 2004-11-24 2005-11-23 2倍データレートのシリアル符号器
JP2007543427A Withdrawn JP2008522496A (ja) 2004-11-24 2005-11-23 通信リンクの両端でコマンドを同期実行するための方法およびシステム
JP2010108308A Expired - Fee Related JP5485009B2 (ja) 2004-11-24 2010-05-10 通信リンクの両端でコマンドを同期実行するための方法およびシステム
JP2010127069A Withdrawn JP2010259079A (ja) 2004-11-24 2010-06-02 2倍データレートのシリアル符号器
JP2010196663A Expired - Fee Related JP5044004B2 (ja) 2004-11-24 2010-09-02 バッファを更新するための方法及びシステム
JP2010287665A Expired - Fee Related JP5059936B2 (ja) 2004-11-24 2010-12-24 通信リンクの両端でコマンドを同期実行するための方法およびシステム
JP2012040094A Expired - Fee Related JP5166617B2 (ja) 2004-11-24 2012-02-27 2倍データレートのシリアル符号器
JP2013044578A Pending JP2013153487A (ja) 2004-11-24 2013-03-06 通信リンクの両端でコマンドを同期実行するための方法およびシステム

Family Applications Before (5)

Application Number Title Priority Date Filing Date
JP2007543425A Expired - Fee Related JP4669008B2 (ja) 2004-11-24 2005-11-23 バッファを更新するための方法及びシステム
JP2007543426A Active JP4960253B2 (ja) 2004-11-24 2005-11-23 2倍データレートのシリアル符号器
JP2007543427A Withdrawn JP2008522496A (ja) 2004-11-24 2005-11-23 通信リンクの両端でコマンドを同期実行するための方法およびシステム
JP2010108308A Expired - Fee Related JP5485009B2 (ja) 2004-11-24 2010-05-10 通信リンクの両端でコマンドを同期実行するための方法およびシステム
JP2010127069A Withdrawn JP2010259079A (ja) 2004-11-24 2010-06-02 2倍データレートのシリアル符号器

Family Applications After (3)

Application Number Title Priority Date Filing Date
JP2010287665A Expired - Fee Related JP5059936B2 (ja) 2004-11-24 2010-12-24 通信リンクの両端でコマンドを同期実行するための方法およびシステム
JP2012040094A Expired - Fee Related JP5166617B2 (ja) 2004-11-24 2012-02-27 2倍データレートのシリアル符号器
JP2013044578A Pending JP2013153487A (ja) 2004-11-24 2013-03-06 通信リンクの両端でコマンドを同期実行するための方法およびシステム

Country Status (9)

Country Link
EP (5) EP2503719A3 (ja)
JP (9) JP4669008B2 (ja)
KR (3) KR100898078B1 (ja)
CN (8) CN101103532B (ja)
AU (4) AU2005309686B2 (ja)
BR (1) BRPI0518262B1 (ja)
CA (4) CA2588702C (ja)
IL (3) IL183412A0 (ja)
WO (3) WO2006058052A2 (ja)

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6760772B2 (en) 2000-12-15 2004-07-06 Qualcomm, Inc. Generating and implementing a communication protocol and interface for high data rate signal transfer
US8812706B1 (en) 2001-09-06 2014-08-19 Qualcomm Incorporated Method and apparatus for compensating for mismatched delays in signals of a mobile display interface (MDDI) system
ATE509459T1 (de) 2003-06-02 2011-05-15 Qualcomm Inc Erzeugung und umsetzung eines signalprotokolls und schnittstelle für höhere datenraten
US8705571B2 (en) 2003-08-13 2014-04-22 Qualcomm Incorporated Signal interface for higher data rates
CA2538308C (en) 2003-09-10 2013-05-14 Qualcomm Incorporated High data rate interface
JP2007509533A (ja) 2003-10-15 2007-04-12 クゥアルコム・インコーポレイテッド 高速データレートインタフェース
AU2004307162A1 (en) 2003-10-29 2005-05-12 Qualcomm Incorporated High data rate interface
KR20060108709A (ko) 2003-11-12 2006-10-18 콸콤 인코포레이티드 향상된 링크 제어를 제공하는 고속 데이터 레이트인터페이스
EP2247068B1 (en) 2003-12-08 2013-09-25 Qualcomm Incorporated High data rate interface with improved link synchronization
EP2309695A1 (en) 2004-03-10 2011-04-13 Qualcomm Incorporated High data rate interface apparatus and method
KR20060130749A (ko) 2004-03-17 2006-12-19 퀄컴 인코포레이티드 고 데이터 레이트 인터페이스 장치 및 방법
US8650304B2 (en) 2004-06-04 2014-02-11 Qualcomm Incorporated Determining a pre skew and post skew calibration data rate in a mobile display digital interface (MDDI) communication system
ATE518343T1 (de) 2004-06-04 2011-08-15 Qualcomm Inc Schnittstellenvorrichtung und -verfahren für hohe datenraten
US8873584B2 (en) 2004-11-24 2014-10-28 Qualcomm Incorporated Digital data interface device
US8723705B2 (en) 2004-11-24 2014-05-13 Qualcomm Incorporated Low output skew double data rate serial encoder
US8699330B2 (en) 2004-11-24 2014-04-15 Qualcomm Incorporated Systems and methods for digital data transmission rate control
US8692838B2 (en) 2004-11-24 2014-04-08 Qualcomm Incorporated Methods and systems for updating a buffer
KR100930270B1 (ko) * 2004-11-24 2009-12-09 콸콤 인코포레이티드 디지털 데이터 인터페이스 디바이스 메시지 포맷을 가지는 메시지 데이터가 저장된 컴퓨터-판독가능한 매체 및 그 디지털 데이터 인터페이스 디바이스
US8667363B2 (en) 2004-11-24 2014-03-04 Qualcomm Incorporated Systems and methods for implementing cyclic redundancy checks
US8539119B2 (en) 2004-11-24 2013-09-17 Qualcomm Incorporated Methods and apparatus for exchanging messages having a digital data interface device message format
US8692839B2 (en) 2005-11-23 2014-04-08 Qualcomm Incorporated Methods and systems for updating a buffer
US8730069B2 (en) 2005-11-23 2014-05-20 Qualcomm Incorporated Double data rate serial encoder
KR100875839B1 (ko) 2007-04-19 2008-12-24 주식회사 코아로직 영상 찢김의 방지가 가능한 영상 출력 장치 및 방법
US8223796B2 (en) * 2008-06-18 2012-07-17 Ati Technologies Ulc Graphics multi-media IC and method of its operation
US8994877B2 (en) 2008-07-30 2015-03-31 Semiconductor Components Industries, Llc Method and system for synchronizing a flash to an imager
EP2449550B1 (en) 2009-06-30 2020-03-25 Nokia Technologies Oy Method and apparatus for providing mobile device interoperability
US8823719B2 (en) * 2010-05-13 2014-09-02 Mediatek Inc. Graphics processing method applied to a plurality of buffers and graphics processing apparatus thereof
US8488055B2 (en) 2010-09-30 2013-07-16 Apple Inc. Flash synchronization using image sensor interface timing signal
US8917336B2 (en) 2012-05-31 2014-12-23 Apple Inc. Image signal processing involving geometric distortion correction
US9014504B2 (en) 2012-05-31 2015-04-21 Apple Inc. Systems and methods for highlight recovery in an image signal processor
US9142012B2 (en) 2012-05-31 2015-09-22 Apple Inc. Systems and methods for chroma noise reduction
US9332239B2 (en) 2012-05-31 2016-05-03 Apple Inc. Systems and methods for RGB image processing
US9743057B2 (en) 2012-05-31 2017-08-22 Apple Inc. Systems and methods for lens shading correction
US9105078B2 (en) 2012-05-31 2015-08-11 Apple Inc. Systems and methods for local tone mapping
US8817120B2 (en) 2012-05-31 2014-08-26 Apple Inc. Systems and methods for collecting fixed pattern noise statistics of image data
US9025867B2 (en) 2012-05-31 2015-05-05 Apple Inc. Systems and methods for YCC image processing
US11089247B2 (en) 2012-05-31 2021-08-10 Apple Inc. Systems and method for reducing fixed pattern noise in image data
US9077943B2 (en) 2012-05-31 2015-07-07 Apple Inc. Local image statistics collection
US8953882B2 (en) 2012-05-31 2015-02-10 Apple Inc. Systems and methods for determining noise statistics of image data
US9031319B2 (en) 2012-05-31 2015-05-12 Apple Inc. Systems and methods for luma sharpening
US8872946B2 (en) 2012-05-31 2014-10-28 Apple Inc. Systems and methods for raw image processing
JP2014052552A (ja) 2012-09-07 2014-03-20 Sharp Corp メモリ制御装置、携帯端末、メモリ制御プログラムおよびコンピュータ読み取り可能な記録媒体
JP2014052902A (ja) 2012-09-07 2014-03-20 Sharp Corp メモリ制御装置、携帯端末、メモリ制御プログラムおよびコンピュータ読み取り可能な記録媒体
JP2014052548A (ja) 2012-09-07 2014-03-20 Sharp Corp メモリ制御装置、携帯端末、メモリ制御プログラムおよびコンピュータ読み取り可能な記録媒体
JP2014052551A (ja) 2012-09-07 2014-03-20 Sharp Corp メモリ制御装置、携帯端末、メモリ制御プログラムおよびコンピュータ読み取り可能な記録媒体
JP6199070B2 (ja) 2013-04-26 2017-09-20 シャープ株式会社 メモリ制御装置、および携帯端末
US10129016B2 (en) * 2013-11-18 2018-11-13 Finisar Corporation Data serializer
US9690955B2 (en) * 2014-06-18 2017-06-27 Texas Instruments Incorporated Tunneling messages over an USB to control power delivery
TWI637268B (zh) * 2017-03-22 2018-10-01 慧榮科技股份有限公司 主機裝置與資料傳輸速率控制方法
DE102017208826A1 (de) * 2017-05-24 2018-11-29 Wago Verwaltungsgesellschaft Mbh Eingebettete zyklische Redundanzprüfungswerte
US11288193B2 (en) * 2019-05-06 2022-03-29 Cirrus Logic, Inc. Flexible, non-blocking asynchronous transfer of time-variant atomic data
EP4202707A4 (en) * 2020-09-17 2023-08-23 Huawei Technologies Co., Ltd. COMMUNICATION METHOD AND APPARATUS USING AN INTER-INTEGRATED CIRCUIT
CN116830464A (zh) 2021-02-08 2023-09-29 三星电子株式会社 用于管理用户设备能力的电子装置及其操作方法
CN113422738B (zh) * 2021-05-18 2023-07-21 上海赫千电子科技有限公司 一种智能主机的mcu通信服务方法

Family Cites Families (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US586750A (en) * 1897-07-20 Idshh
US4042783A (en) * 1976-08-11 1977-08-16 International Business Machines Corporation Method and apparatus for byte and frame synchronization on a loop system coupling a CPU channel to bulk storage devices
US4393444A (en) * 1980-11-06 1983-07-12 Rca Corporation Memory addressing circuit for converting sequential input data to interleaved output data sequence using multiple memories
JPS648731A (en) * 1987-06-30 1989-01-12 Sharp Kk Digital parallel/serial converter
US5079693A (en) * 1989-02-28 1992-01-07 Integrated Device Technology, Inc. Bidirectional FIFO buffer having reread and rewrite means
US5111455A (en) * 1990-08-24 1992-05-05 Avantek, Inc. Interleaved time-division multiplexor with phase-compensated frequency doublers
GB2250668B (en) * 1990-11-21 1994-07-20 Apple Computer Tear-free updates of computer graphical output displays
JPH06332664A (ja) * 1993-03-23 1994-12-02 Toshiba Corp 表示制御システム
US5418452A (en) * 1993-03-25 1995-05-23 Fujitsu Limited Apparatus for testing integrated circuits using time division multiplexing
JP3197679B2 (ja) * 1993-04-30 2001-08-13 富士写真フイルム株式会社 写真撮影システムおよび方法
WO1995001609A1 (fr) * 1993-06-30 1995-01-12 Sega Enterprises, Ltd. Procede et dispositif de traitment d'images
JPH07115352A (ja) * 1993-10-19 1995-05-02 Ricoh Co Ltd マルチプレクサ
JP3462566B2 (ja) * 1994-04-08 2003-11-05 株式会社ソニー・コンピュータエンタテインメント 画像生成装置
FR2729528A1 (fr) * 1995-01-13 1996-07-19 Suisse Electronique Microtech Circuit de multiplexage
TW316965B (ja) * 1995-10-31 1997-10-01 Cirrus Logic Inc
JPH09270951A (ja) * 1996-03-29 1997-10-14 Sony Corp 撮像装置
JPH09307457A (ja) * 1996-05-14 1997-11-28 Sony Corp パラレルシリアル変換回路
WO1997048226A1 (fr) * 1996-06-11 1997-12-18 Sony Corporation Dispositif de prise de vues et son unite de commande
EP0840279A3 (en) * 1996-11-05 1998-07-22 Compaq Computer Corporation Method and apparatus for presenting video on a display monitor associated with a computer
DE19733005B4 (de) * 1997-03-12 2007-06-21 Storz Endoskop Gmbh Einrichtung zur zentralen Überwachung und/oder Steuerung wenigstens eines Gerätes
JPH11249987A (ja) * 1998-03-05 1999-09-17 Nec Corp メッセージ処理装置およびその方法ならびにメッセージ処理制御プログラムを格納した記憶媒体
US6272452B1 (en) * 1998-04-02 2001-08-07 Ati Technologies, Inc. Universal asynchronous receiver transmitter (UART) emulation stage for modem communication
JP3792894B2 (ja) * 1998-05-27 2006-07-05 キヤノン株式会社 固体撮像素子及び固体撮像装置
US6850282B1 (en) * 1998-06-02 2005-02-01 Canon Kabushiki Kaisha Remote control of image sensing apparatus
JP3475081B2 (ja) * 1998-06-03 2003-12-08 三洋電機株式会社 立体映像再生方法
WO2000027079A1 (en) * 1998-10-30 2000-05-11 Broadcom Corporation Internet gigabit ethernet transmitter architecture
US6252526B1 (en) * 1998-12-14 2001-06-26 Seiko Epson Corporation Circuit and method for fast parallel data strobe encoding
JP3557975B2 (ja) * 1998-12-14 2004-08-25 セイコーエプソン株式会社 信号切り替え回路及び信号切り替え方法
WO2001037484A2 (en) * 1999-11-16 2001-05-25 Broadcom Corporation Serializing data using hazard-free multilevel glitchless multiplexing
US6804257B1 (en) * 1999-11-25 2004-10-12 International Business Machines Corporation System and method for framing and protecting variable-lenght packet streams
KR100371136B1 (ko) * 1999-12-10 2003-02-07 주식회사 케이티 이중포트메모리를 사용한 메시지 버퍼 풀 감지 및 관리 방법
JP2001320280A (ja) * 2000-05-10 2001-11-16 Mitsubishi Electric Corp 並列−直列変換回路
US6760722B1 (en) * 2000-05-16 2004-07-06 International Business Machines Corporation Computer implemented automated remote support
US6529993B1 (en) * 2000-10-12 2003-03-04 International Business Machines Corp. Data and data strobe circuits and operating protocol for double data rate memories
FI115802B (fi) * 2000-12-04 2005-07-15 Nokia Corp Kuvakehyksien päivittäminen muistillisessa näytössä
GB2397733B (en) * 2000-12-06 2004-10-06 Fujitsu Ltd Clock recovery circuitry
RU2003121400A (ru) * 2000-12-15 2005-02-10 Квэлкомм Инкорпорейтед (US) Формирование и реализация протокола обмена данными и интерфейса для пересылки сигналов с высокой скоростью передачи данных
US6760772B2 (en) 2000-12-15 2004-07-06 Qualcomm, Inc. Generating and implementing a communication protocol and interface for high data rate signal transfer
JP2002359774A (ja) * 2001-03-30 2002-12-13 Fuji Photo Film Co Ltd 電子カメラ
US7420602B2 (en) * 2001-05-29 2008-09-02 Samsung Semiconductor Israel R&D Center (Sirc) Cmos imager for cellular applications and methods of using such
KR100408525B1 (ko) * 2001-10-31 2003-12-06 삼성전자주식회사 네트워크에 적응적인 실시간 멀티미디어 스트리밍 시스템및 방법
US6891545B2 (en) * 2001-11-20 2005-05-10 Koninklijke Philips Electronics N.V. Color burst queue for a shared memory controller in a color sequential display system
TWI235917B (en) * 2002-04-15 2005-07-11 Via Tech Inc High speed data transmitter and transmission method thereof
US6886067B2 (en) * 2002-05-23 2005-04-26 Seiko Epson Corporation 32 Bit generic asynchronous bus interface using read/write strobe byte enables
JP2003098583A (ja) * 2002-06-10 2003-04-03 Nikon Corp 書換え可能なメモリを使用するカメラ
KR100469427B1 (ko) * 2002-06-24 2005-02-02 엘지전자 주식회사 이동통신 시스템의 동영상 재생 방법
EP1546798A1 (en) * 2002-09-13 2005-06-29 Digimarc ID Systems, LLC Enhanced shadow reduction system and related techniques for digital image capture
JP3642332B2 (ja) * 2002-12-20 2005-04-27 松下電器産業株式会社 折り畳み式携帯電話装置
JP4119764B2 (ja) * 2003-02-13 2008-07-16 京セラ株式会社 カメラ付き携帯端末
JP2004252102A (ja) * 2003-02-19 2004-09-09 Seiko Epson Corp 画像表示装置、画像表示方法および画像表示プログラム
JP4112414B2 (ja) * 2003-03-28 2008-07-02 京セラ株式会社 携帯端末装置
JP2004309623A (ja) * 2003-04-03 2004-11-04 Konica Minolta Opto Inc 撮像装置及び携帯端末並びに撮像装置製造方法
US7477604B2 (en) * 2003-05-14 2009-01-13 Ntt Docomo, Inc. Packet communications system
CN100524451C (zh) * 2004-01-28 2009-08-05 Nxp股份有限公司 用于矩阵显示器的显示方法及显示系统
KR20060130749A (ko) * 2004-03-17 2006-12-19 퀄컴 인코포레이티드 고 데이터 레이트 인터페이스 장치 및 방법
KR100624311B1 (ko) * 2004-08-30 2006-09-19 삼성에스디아이 주식회사 프레임 메모리 제어 방법 및 그것을 이용한 표시 장치
US7315265B2 (en) * 2004-11-24 2008-01-01 Qualcomm Incorporated Double data rate serial encoder

Also Published As

Publication number Publication date
IL183412A0 (en) 2008-04-13
EP1825350A4 (en) 2011-03-23
AU2010202381A1 (en) 2010-07-01
CN101103568A (zh) 2008-01-09
CN101103569B (zh) 2012-05-23
JP4669008B2 (ja) 2011-04-13
WO2006058051A2 (en) 2006-06-01
IL183402A0 (en) 2007-09-20
CN101103568B (zh) 2012-05-30
WO2006058053A3 (en) 2007-02-22
IL183408A0 (en) 2007-09-20
CN101103532B (zh) 2012-03-28
CN101103532A (zh) 2008-01-09
JP2010259079A (ja) 2010-11-11
JP5485009B2 (ja) 2014-05-07
CN102045157B (zh) 2013-08-21
CA2588702C (en) 2012-01-03
CA2588715C (en) 2011-12-13
CN101103326B (zh) 2012-02-15
KR100910073B1 (ko) 2009-07-30
EP2479920A3 (en) 2012-09-05
EP1825350A2 (en) 2007-08-29
AU2005309686B2 (en) 2010-07-01
CN101103569A (zh) 2008-01-09
KR20070086396A (ko) 2007-08-27
EP2479920A2 (en) 2012-07-25
WO2006058053A9 (en) 2006-08-10
KR100908148B1 (ko) 2009-07-16
AU2005309687A1 (en) 2006-06-01
BRPI0518262A2 (pt) 2008-11-11
CA2588716A1 (en) 2006-06-01
CA2588715A1 (en) 2006-06-01
KR100898078B1 (ko) 2009-05-18
AU2005309687B2 (en) 2009-11-19
BRPI0518262B1 (pt) 2018-05-08
JP2008522285A (ja) 2008-06-26
CN101103326A (zh) 2008-01-09
JP2010273338A (ja) 2010-12-02
CA2588702A1 (en) 2006-06-01
WO2006058053A2 (en) 2006-06-01
JP4960253B2 (ja) 2012-06-27
CN101444027B (zh) 2013-03-20
EP1815625A2 (en) 2007-08-08
JP5059936B2 (ja) 2012-10-31
CN101103543A (zh) 2008-01-09
JP2008522496A (ja) 2008-06-26
JP5166617B2 (ja) 2013-03-21
JP2011109683A (ja) 2011-06-02
CA2671560A1 (en) 2006-06-01
KR20070086399A (ko) 2007-08-27
EP1815625A4 (en) 2010-12-29
WO2006058051A3 (en) 2008-10-30
EP1815626B1 (en) 2018-09-12
EP1815625B1 (en) 2016-07-20
EP1815626A4 (en) 2011-09-21
EP2503719A3 (en) 2012-10-24
EP2503719A2 (en) 2012-09-26
CN102045157A (zh) 2011-05-04
JP2013153487A (ja) 2013-08-08
CN101444027A (zh) 2009-05-27
WO2006058052A2 (en) 2006-06-01
CA2588716C (en) 2010-05-18
KR20070086398A (ko) 2007-08-27
CN101449255A (zh) 2009-06-03
CN101103543B (zh) 2016-01-20
CN101449255B (zh) 2011-08-31
JP2008522495A (ja) 2008-06-26
WO2006058052A3 (en) 2007-07-26
AU2005309686A1 (en) 2006-06-01
EP1815626A2 (en) 2007-08-08
JP2012165388A (ja) 2012-08-30
JP2011041290A (ja) 2011-02-24
AU2010200617A1 (en) 2010-03-11

Similar Documents

Publication Publication Date Title
JP5044004B2 (ja) バッファを更新するための方法及びシステム
US8692838B2 (en) Methods and systems for updating a buffer
US8692839B2 (en) Methods and systems for updating a buffer
US7315265B2 (en) Double data rate serial encoder
US20060288133A1 (en) Digital data interface device
AU2005309680A1 (en) Digital data interface device
TWI389511B (zh) 用以更新緩衝器之方法及系統
MX2007006198A (en) Methods and systems for updating a buffer

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20111117

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20111122

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120221

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120224

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120322

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120327

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20120423

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20120426

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120522

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120612

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120712

R150 Certificate of patent or registration of utility model

Ref document number: 5044004

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150720

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees