JP3001623B2 - Ｐｗｍ型ｄ／ａ変換器 - Google Patents
Ｐｗｍ型ｄ／ａ変換器Info
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- JP3001623B2 JP3001623B2 JP2286734A JP28673490A JP3001623B2 JP 3001623 B2 JP3001623 B2 JP 3001623B2 JP 2286734 A JP2286734 A JP 2286734A JP 28673490 A JP28673490 A JP 28673490A JP 3001623 B2 JP3001623 B2 JP 3001623B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高速高精度が要求されるPCMオーディオ信号
の復調等に用いられるPWM型のD/A変換器に関するもので
ある。
の復調等に用いられるPWM型のD/A変換器に関するもので
ある。
比較的高速で高精度が要求されるデジタル信号をアナ
ログ信号に変換するために複数のPWM回路を用いたD/A変
換器が知られている。第４図はこのような従来のPWM型D
/A変換器の一例を示す回路図である。本図においてデジ
タル信号は図示のように入力端子20を介して４つのPWM
変換器21〜24に与えられる。PWM変換器21は入力データ
のレベルに応じたパルス幅の信号を出力するものであ
り、PWM変換器22はこの出力を反転した形の波形を出力
するものである。又PWM変換器23はPWM変換器21の補数の
PWM波形、PWM変換器24はその反転した波形を出力するも
のである。又これらのPWM変換器21〜24には入力端子25
より同一のクロック信号が与えられている。
ログ信号に変換するために複数のPWM回路を用いたD/A変
換器が知られている。第４図はこのような従来のPWM型D
/A変換器の一例を示す回路図である。本図においてデジ
タル信号は図示のように入力端子20を介して４つのPWM
変換器21〜24に与えられる。PWM変換器21は入力データ
のレベルに応じたパルス幅の信号を出力するものであ
り、PWM変換器22はこの出力を反転した形の波形を出力
するものである。又PWM変換器23はPWM変換器21の補数の
PWM波形、PWM変換器24はその反転した波形を出力するも
のである。又これらのPWM変換器21〜24には入力端子25
より同一のクロック信号が与えられている。
第５図は入力データとして「＋２」〜「−２」に変化
するデジタル信号が入力されたときに各PWM変換器21〜2
4の出力波形を実線で示している。入力データの変化に
対してパルス幅が図示の実線のように変化する。さてPW
M変換器21,22の出力はアナログ減算器26に与えられて減
算され、同様にしてPWM変換器23,24の出力はアナログ減
算器27に与えられて減算される。そしてこれらの減算器
26及び27の出力は更に減算器28に与えられて減算され
る。従ってPWM変換器21〜24の出力を夫々Ｅ〜Ｈとする
と、アナログ減算器28より平滑回路29を介して出力端子
30に与えられる信号は（Ｅ−Ｆ）−（Ｇ−Ｈ）となる。
第５図（ｇ）はこのアナログ減算器28の出力波形を示し
ている。このようにアナログ減算器を構成することによ
って同相のノイズを除去することができ、アナログ減算
を２段行うことによって信号レベルを大きくすることが
できる。
するデジタル信号が入力されたときに各PWM変換器21〜2
4の出力波形を実線で示している。入力データの変化に
対してパルス幅が図示の実線のように変化する。さてPW
M変換器21,22の出力はアナログ減算器26に与えられて減
算され、同様にしてPWM変換器23,24の出力はアナログ減
算器27に与えられて減算される。そしてこれらの減算器
26及び27の出力は更に減算器28に与えられて減算され
る。従ってPWM変換器21〜24の出力を夫々Ｅ〜Ｈとする
と、アナログ減算器28より平滑回路29を介して出力端子
30に与えられる信号は（Ｅ−Ｆ）−（Ｇ−Ｈ）となる。
第５図（ｇ）はこのアナログ減算器28の出力波形を示し
ている。このようにアナログ減算器を構成することによ
って同相のノイズを除去することができ、アナログ減算
を２段行うことによって信号レベルを大きくすることが
できる。
このような従来のPWM型D/A変換器においては、第６図
にPWM変換器21の出力変化を示すように入力信号の周期
をT,クロック信号の周期をｔとすると、分解能ｋは次式
で示される。
にPWM変換器21の出力変化を示すように入力信号の周期
をT,クロック信号の周期をｔとすると、分解能ｋは次式
で示される。
ｋ＝｛T/（２×ｔ）｝−１ 第５図の場合はT/tが12であるため分解能ｋは５とな
り、第５図に示すように５種類の値を出力することがで
きる。
り、第５図に示すように５種類の値を出力することがで
きる。
しかしながらPWM型D/A変換器において、更に高速の変
換や高分解能が必要な場合には、非常に高い周波数のク
ロック信号を必要とするため安定した発振が難しくなる
という欠点があった。又高い周波数のクロック信号を用
いれば不要輻射が増加し、他の機器に妨害を与える恐れ
があるという欠点もあった。
換や高分解能が必要な場合には、非常に高い周波数のク
ロック信号を必要とするため安定した発振が難しくなる
という欠点があった。又高い周波数のクロック信号を用
いれば不要輻射が増加し、他の機器に妨害を与える恐れ
があるという欠点もあった。
本発明はこのような従来のPWM型D/A変換器の問題点に
鑑みてなされたものであって、低い周波数のクロック信
号でも高分解能でアナログ信号に変換することができ、
又不要輻射が少ないPWM型のD/A変換器を提供することを
技術的課題とする。
鑑みてなされたものであって、低い周波数のクロック信
号でも高分解能でアナログ信号に変換することができ、
又不要輻射が少ないPWM型のD/A変換器を提供することを
技術的課題とする。
本発明は同一のデジタル入力信号が与えられ夫々２以
上の第１群及び第２群から成るｎ個（ｎ≧４）のPWM変
換器と、第１群のPWM変換器の出力を夫々加算する第１
のアナログ加算器と、第２群のPWM変換器の出力を夫々
加算する第２のアナログ加算器と、第１のアナログ加算
器の出力より第２のアナログ加算器の出力を減算するア
ナログ減算器と、アナログ減算器の出力を平滑する平滑
回路と、を具備し、PWM変換器は入力信号を１単位ずつ
ｎ単位まで変化させたときにいずれか１つのPWM変換器
の出力を変化させるものであり、第１群のPWM変換器は
Ｌレベルを基準として入力信号の上昇に対応して広くな
るＨレベルのパルスの幅のPWM信号、第２群のPWM変換器
はＨレベルを基準として入力信号の上昇に対応して広く
なるＬレベルのパルス幅のPWM信号を夫々出力するもの
であり、ｎ単位毎に第１群のPWM信号の出力が揃い、且
つ第２群の出力が夫々の反転信号となるものであること
を特徴とするものである。
上の第１群及び第２群から成るｎ個（ｎ≧４）のPWM変
換器と、第１群のPWM変換器の出力を夫々加算する第１
のアナログ加算器と、第２群のPWM変換器の出力を夫々
加算する第２のアナログ加算器と、第１のアナログ加算
器の出力より第２のアナログ加算器の出力を減算するア
ナログ減算器と、アナログ減算器の出力を平滑する平滑
回路と、を具備し、PWM変換器は入力信号を１単位ずつ
ｎ単位まで変化させたときにいずれか１つのPWM変換器
の出力を変化させるものであり、第１群のPWM変換器は
Ｌレベルを基準として入力信号の上昇に対応して広くな
るＨレベルのパルスの幅のPWM信号、第２群のPWM変換器
はＨレベルを基準として入力信号の上昇に対応して広く
なるＬレベルのパルス幅のPWM信号を夫々出力するもの
であり、ｎ単位毎に第１群のPWM信号の出力が揃い、且
つ第２群の出力が夫々の反転信号となるものであること
を特徴とするものである。
このような特徴を有する本発明によれば、入力信号が
１単位変化する毎に複数のPWM変換器のいずれか１つの
パルス幅が変化する。そして第１群のPWM変換器はＬレ
ベルを基準として、入力信号に比例する幅のＨレベルの
PWM信号を出力し、第２群のPWM変換器はＨレベルを基準
として、入力信号に比例する幅のＬレベルのPWM信号を
出力している。この第１群のPWM変換器の出力を加算し
て第２群のPWM変換器のアナログ加算値から減算するこ
とによって、入力信号の変化に対する出力を変化させ、
分解能を向上させるようにしている。
１単位変化する毎に複数のPWM変換器のいずれか１つの
パルス幅が変化する。そして第１群のPWM変換器はＬレ
ベルを基準として、入力信号に比例する幅のＨレベルの
PWM信号を出力し、第２群のPWM変換器はＨレベルを基準
として、入力信号に比例する幅のＬレベルのPWM信号を
出力している。この第１群のPWM変換器の出力を加算し
て第２群のPWM変換器のアナログ加算値から減算するこ
とによって、入力信号の変化に対する出力を変化させ、
分解能を向上させるようにしている。
第１図は本発明の一実施例によるPWM型D/A変換器の構
成を示すブロック図である。本図において入力端子１は
デジタル信号が加えられる入力端子であって、４つのPW
M変換器２〜５の入力端に接続される。各PWM変換器２〜
５には入力端子６より同一のクロック信号が供給されて
いる。PWM変換器２〜５は入力信号が１単位変化する毎
に順次出力となるパルス幅を変化させる変換器である。
第１群のPWM変換器２及び３は、Ｌレベルを基準として
入力データに応じたパルス幅のＨレベルのPWM信号を出
力するものであり、入力データが負から正に変化するに
つれてそのパルス幅が広くなるように変化する。又第２
群のPWM変換器４及び５は、Ｈレベルを基準として入力
データに応じたパルス幅のＬレベルの出力を出すもので
あり、入力データが負から正に変化するにつれてそのパ
ルス幅が広くなるように変化するＬレベルのPWM信号を
出力するものとする。これらの４つのPWM変換器２〜５
は、入力信号の１単位からPWM変換器ｎ、この場合は４
の単位まで変化させたときに、いずれか１つのPWM変換
器の出力を変化させるものであり、又ｎ単位、この場合
は４単位毎に第１群のPWM変換器2,3の出力が同一とな
り、第２群のPWM変換器4,5がその反転した出力となる。
後述する第２図で入力データが０のときこの出力が得ら
れる。この状態から入力データが＋１となったときPWM
変換器２のＨレベルのパルス幅が広くなり、入力データ
が＋２となったときPWM変換器４のＬレベルのパルス幅
が広くなる。又入力データが−１となったときPWM変換
器５のＬレベルのパルス幅が狭くなり、入力データが−
２となったときPWM変換器３のＨレベルのパルス幅が狭
くなる。さてPWM変換器２及び３の出力はアナログ加算
器７に与えられて加算される。又PWM変換器４及び５の
出力はアナログ加算器８に与えられて加算される。アナ
ログ加算器７及び８の出力はアナログ減算器９に与えら
れる。アナログ減算器９はアナログ加算器７の出力から
アナログ加算器８の出力を減算するものであって、その
出力は平滑回路10に与えられる。平滑回路10は入力され
た信号を平滑してアナログ信号に変換して出力端子11よ
り出力するものである。
成を示すブロック図である。本図において入力端子１は
デジタル信号が加えられる入力端子であって、４つのPW
M変換器２〜５の入力端に接続される。各PWM変換器２〜
５には入力端子６より同一のクロック信号が供給されて
いる。PWM変換器２〜５は入力信号が１単位変化する毎
に順次出力となるパルス幅を変化させる変換器である。
第１群のPWM変換器２及び３は、Ｌレベルを基準として
入力データに応じたパルス幅のＨレベルのPWM信号を出
力するものであり、入力データが負から正に変化するに
つれてそのパルス幅が広くなるように変化する。又第２
群のPWM変換器４及び５は、Ｈレベルを基準として入力
データに応じたパルス幅のＬレベルの出力を出すもので
あり、入力データが負から正に変化するにつれてそのパ
ルス幅が広くなるように変化するＬレベルのPWM信号を
出力するものとする。これらの４つのPWM変換器２〜５
は、入力信号の１単位からPWM変換器ｎ、この場合は４
の単位まで変化させたときに、いずれか１つのPWM変換
器の出力を変化させるものであり、又ｎ単位、この場合
は４単位毎に第１群のPWM変換器2,3の出力が同一とな
り、第２群のPWM変換器4,5がその反転した出力となる。
後述する第２図で入力データが０のときこの出力が得ら
れる。この状態から入力データが＋１となったときPWM
変換器２のＨレベルのパルス幅が広くなり、入力データ
が＋２となったときPWM変換器４のＬレベルのパルス幅
が広くなる。又入力データが−１となったときPWM変換
器５のＬレベルのパルス幅が狭くなり、入力データが−
２となったときPWM変換器３のＨレベルのパルス幅が狭
くなる。さてPWM変換器２及び３の出力はアナログ加算
器７に与えられて加算される。又PWM変換器４及び５の
出力はアナログ加算器８に与えられて加算される。アナ
ログ加算器７及び８の出力はアナログ減算器９に与えら
れる。アナログ減算器９はアナログ加算器７の出力から
アナログ加算器８の出力を減算するものであって、その
出力は平滑回路10に与えられる。平滑回路10は入力され
た信号を平滑してアナログ信号に変換して出力端子11よ
り出力するものである。
次に本実施例の動作についてタイムチャートを参照し
つつ説明する。第２図（ａ）は入力端子１に与えられる
入力データのうち「＋２」〜「−２」までのデジタル信
号を示している。さて入力データが＋２のときにPWM変
換器２〜５は夫々第２図（ｃ）〜（ｆ）に示す信号を出
力するものとする。そうすれば入力データが「＋２」の
周期では、アナログ加算器７及び８によって夫々PWM変
換器2,3と4,5の出力が加算されアナログ減算器９によっ
て減算されるため、アナログ減算器９より第２図（ｇ）
に示す出力が得られる。そして入力データが＋１に変化
すれば４つのPWM変換器２〜５のうちいずれか１つ、例
えば図示のようにPWM変換器４のみが第２図（ｅ）に示
すように変化する。同様にして入力データが「０」，
「−１」，「−２」と変化するにつれて夫々PWM変換器
2,5,3が第２図（ｃ）〜（ｆ）に示すように夫々変化す
ることとなる。従って減算器９には第２図（ｇ）に示す
信号が得られ、この信号を平滑回路10で平滑することに
よってアナログ信号に変換することができる。さて本実
施例では入力信号が１変化したときに４つのPWM変換器
のうちいずれか１つのみが変化する。従ってPWM変換器
の分解能は第３図に示すように入力信号の周期をT,クロ
ック信号の周期t,PWM変換器の数をｎとすると、分解能
ｋは次式で示される。
つつ説明する。第２図（ａ）は入力端子１に与えられる
入力データのうち「＋２」〜「−２」までのデジタル信
号を示している。さて入力データが＋２のときにPWM変
換器２〜５は夫々第２図（ｃ）〜（ｆ）に示す信号を出
力するものとする。そうすれば入力データが「＋２」の
周期では、アナログ加算器７及び８によって夫々PWM変
換器2,3と4,5の出力が加算されアナログ減算器９によっ
て減算されるため、アナログ減算器９より第２図（ｇ）
に示す出力が得られる。そして入力データが＋１に変化
すれば４つのPWM変換器２〜５のうちいずれか１つ、例
えば図示のようにPWM変換器４のみが第２図（ｅ）に示
すように変化する。同様にして入力データが「０」，
「−１」，「−２」と変化するにつれて夫々PWM変換器
2,5,3が第２図（ｃ）〜（ｆ）に示すように夫々変化す
ることとなる。従って減算器９には第２図（ｇ）に示す
信号が得られ、この信号を平滑回路10で平滑することに
よってアナログ信号に変換することができる。さて本実
施例では入力信号が１変化したときに４つのPWM変換器
のうちいずれか１つのみが変化する。従ってPWM変換器
の分解能は第３図に示すように入力信号の周期をT,クロ
ック信号の周期t,PWM変換器の数をｎとすると、分解能
ｋは次式で示される。
ｋ＝｛T/（２×ｔ）−１｝×ｎ 例えばT/tが12,nの４の場合には、ｋは20となって20
種類の値を出力できることとなる。第３図のPWM出力は
この20の分解能を示しており、夫々４つのPWM変換器の
出力を平滑することによって20種類の異なったレベルの
アナログ信号が出力できることとなる。
種類の値を出力できることとなる。第３図のPWM出力は
この20の分解能を示しており、夫々４つのPWM変換器の
出力を平滑することによって20種類の異なったレベルの
アナログ信号が出力できることとなる。
尚本実施例は４つのPWM変換器を用いて構成している
が、更に多数のPWM変換器を用いて構成することもでき
る。この場合にもPWM変換器の数をｎとすると、各PWM変
換器の出力幅は入力信号がｎ変化する毎に夫々変化する
ものとする。そして第２図に示すように減算器９の＋側
に加わるPWM変換器の出力は第２図（ｃ）及び（ｄ）に
示すように入力データの値に応じてパルス幅を大きく
し、減算器９の−側に加わるPWM変換器の出力をこれと
反転した出力を生じるように構成することによって、高
分解能のD/A変換器を構成することができる。又減算器
を用いているため同相ノイズを大幅に低減することもで
きる。
が、更に多数のPWM変換器を用いて構成することもでき
る。この場合にもPWM変換器の数をｎとすると、各PWM変
換器の出力幅は入力信号がｎ変化する毎に夫々変化する
ものとする。そして第２図に示すように減算器９の＋側
に加わるPWM変換器の出力は第２図（ｃ）及び（ｄ）に
示すように入力データの値に応じてパルス幅を大きく
し、減算器９の−側に加わるPWM変換器の出力をこれと
反転した出力を生じるように構成することによって、高
分解能のD/A変換器を構成することができる。又減算器
を用いているため同相ノイズを大幅に低減することもで
きる。
以上詳細に説明したように本発明によれば、クロック
信号の周波数を変更することなく高分解能化することが
できる。又分解能を従来例と同一とする場合には、クロ
ック周波数を低くすることができ、不要輻射を低減する
ことができるという効果が得られる。
信号の周波数を変更することなく高分解能化することが
できる。又分解能を従来例と同一とする場合には、クロ
ック周波数を低くすることができ、不要輻射を低減する
ことができるという効果が得られる。
第１図は本発明の一実施例によるPWM変換型D/A変換器の
実施例を示すブロック図、第２図は本実施例の各部の波
形を示す波形図、第３図は本実施例の分解能の例を示す
概念図、第４図は従来のPWM型D/A変換器の構成を示すブ
ロック図、第５図はその動作を示す波形図、第６図は従
来のD/A変換器の分解能の例を示す概念図である。 ２〜５……PWM変換器、7,8……アナログ加算器、９……
アナログ減算器、10……平滑回路。
実施例を示すブロック図、第２図は本実施例の各部の波
形を示す波形図、第３図は本実施例の分解能の例を示す
概念図、第４図は従来のPWM型D/A変換器の構成を示すブ
ロック図、第５図はその動作を示す波形図、第６図は従
来のD/A変換器の分解能の例を示す概念図である。 ２〜５……PWM変換器、7,8……アナログ加算器、９……
アナログ減算器、10……平滑回路。
Claims (1)
- 【請求項１】同一のデジタル入力信号が与えられ夫々２
以上の第１群及び第２群から成るｎ個（ｎ≧４）のPWM
変換器と、 前記第１群のPWM変換器の出力を夫々加算する第１のア
ナログ加算器と、 前記第２群のPWM変換器の出力を夫々加算する第２のア
ナログ加算器と、 前記第１のアナログ加算器の出力より第２のアナログ加
算器の出力を減算するアナログ減算器と、 前記アナログ減算器の出力を平滑する平滑回路と、を具
備し、 前記PWM変換器は入力信号を１単位ずつｎ単位まで変化
させたときにいずれか１つのPWM変換器の出力を変化さ
せるものであり、前記第１群のPWM変換器はＬレベルを
基準として入力信号の上昇に対応して広くなるＨレベル
のパルスの幅のPWM信号、前記第２群のPWM変換器はＨレ
ベルを基準として入力信号の上昇に対応して広くなるＬ
レベルのパルス幅のPWM信号を夫々出力するものであ
り、ｎ単位毎に前記第１群のPWM信号の出力が揃い、且
つ前記第２群の出力が夫々の反転信号となるものである
ことを特徴とするPWM型D/A変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286734A JP3001623B2 (ja) | 1990-10-23 | 1990-10-23 | Ｐｗｍ型ｄ／ａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2286734A JP3001623B2 (ja) | 1990-10-23 | 1990-10-23 | Ｐｗｍ型ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04159821A JPH04159821A (ja) | 1992-06-03 |
| JP3001623B2 true JP3001623B2 (ja) | 2000-01-24 |
Family
ID=17708331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2286734A Expired - Fee Related JP3001623B2 (ja) | 1990-10-23 | 1990-10-23 | Ｐｗｍ型ｄ／ａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3001623B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102007048439A1 (de) * | 2007-10-09 | 2009-04-16 | Etel S.A. | Verfahren zum Erzeugen von PWM-Signalen |
| JP5320975B2 (ja) | 2008-10-22 | 2013-10-23 | セイコーエプソン株式会社 | パルス幅変調回路、及び流体噴射装置 |
-
1990
- 1990-10-23 JP JP2286734A patent/JP3001623B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04159821A (ja) | 1992-06-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |