JP2624920B2 - 多現象オシロスコープの垂直増幅器校正装置 - Google Patents
多現象オシロスコープの垂直増幅器校正装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、多現象オシロスコープ
の垂直増幅器校正装置に関するものであり、特に各チャ
ンネルの入力回路の可変利得増幅器の入出力特性を同一
にする垂直増幅器校正装置に関するものである。
の垂直増幅器校正装置に関するものであり、特に各チャ
ンネルの入力回路の可変利得増幅器の入出力特性を同一
にする垂直増幅器校正装置に関するものである。
【０００２】
【従来の技術】多現象オシロスコープの各入力回路に設
けられた可変利得増幅器は、同一の信号がどの入力回路
に入力してもその入力信号が適正に増幅されて表示され
るように調整されている。そして、このような調整は出
荷時やメンテナンス時に行なうのが一般的である。
けられた可変利得増幅器は、同一の信号がどの入力回路
に入力してもその入力信号が適正に増幅されて表示され
るように調整されている。そして、このような調整は出
荷時やメンテナンス時に行なうのが一般的である。
【０００３】図１は従来のこの種の装置の構成を示すブ
ロック図である。
ロック図である。
【０００４】図１において、１はチャンネル１（ＣＨ
１）の信号入力端子、２はチャンネル２（ＣＨ２）の信
号入力端子、３〜６は可変減衰器、７，８はバッファア
ンプ、９，１０は入力する電圧に比例した電流を出力す
る可変利得増幅器である。３０は陰極線管（以下ＣＲＴ
とする）１１に表示する信号を入力するセレクト信号Ｓ
ＳＯに従って選択するマルチプレクサ、１２はＣＲＴ駆
動用の増幅器、１３は増幅器１２の利得調整器、１４は
増幅器１２の出力オフセット調整器である。１５は増幅
器１２に入力する電流の値を検出するための抵抗器、１
６は検出された電流値をデジタル信号に変換するアナロ
グ・デジタル変換器であり、アナログ・デジタル変換器
１６の出力信号はバスゲート１７を介してＣＰＵ１８に
送られる。１９はデータ等を格納するメモリである。
１）の信号入力端子、２はチャンネル２（ＣＨ２）の信
号入力端子、３〜６は可変減衰器、７，８はバッファア
ンプ、９，１０は入力する電圧に比例した電流を出力す
る可変利得増幅器である。３０は陰極線管（以下ＣＲＴ
とする）１１に表示する信号を入力するセレクト信号Ｓ
ＳＯに従って選択するマルチプレクサ、１２はＣＲＴ駆
動用の増幅器、１３は増幅器１２の利得調整器、１４は
増幅器１２の出力オフセット調整器である。１５は増幅
器１２に入力する電流の値を検出するための抵抗器、１
６は検出された電流値をデジタル信号に変換するアナロ
グ・デジタル変換器であり、アナログ・デジタル変換器
１６の出力信号はバスゲート１７を介してＣＰＵ１８に
送られる。１９はデータ等を格納するメモリである。
【０００５】２０はＣＰＵ１８から出力されるセレクト
信号ＳＳＩに従って各可変利得増幅器９，１０に出力す
る信号を選択する入力信号選択器、２１は可変利得増幅
器９，１０を校正するための信号を発生させる標準電圧
発生器である。２２〜２５はラッチ、２６〜２９はデジ
タル・アナログ変換器であり、ＣＰＵ１８はこれらのラ
ッチやデジタル・アナログ変換器を介して可変利得増幅
器９，１０に利得制御信号ＧＣ１，ＧＣ２や位置（オフ
セット）制御信号ＰＣ１，ＰＣ２を送出する。
信号ＳＳＩに従って各可変利得増幅器９，１０に出力す
る信号を選択する入力信号選択器、２１は可変利得増幅
器９，１０を校正するための信号を発生させる標準電圧
発生器である。２２〜２５はラッチ、２６〜２９はデジ
タル・アナログ変換器であり、ＣＰＵ１８はこれらのラ
ッチやデジタル・アナログ変換器を介して可変利得増幅
器９，１０に利得制御信号ＧＣ１，ＧＣ２や位置（オフ
セット）制御信号ＰＣ１，ＰＣ２を送出する。
【０００６】以上のように構成された従来例において、
通常の信号測定時には、ＣＰＵ１８はセレクト信号ＳＳ
Ｉを用いて入力信号選択器２０の端子ｄ，ｄ′を選択す
る。従って、各可変利得増幅器９，１０には端子１，２
に入力する被測定信号が供給される。そして、ＣＰＵ１
８はセレクト信号ＳＳＯを用いて、マルチプレクサ３０
の端子ａ，ａ′と端子ｂ，ｂ′とを交互に選択すること
によって端子１，２に入力する被測定信号をＣＲＴ１１
に表示する。
通常の信号測定時には、ＣＰＵ１８はセレクト信号ＳＳ
Ｉを用いて入力信号選択器２０の端子ｄ，ｄ′を選択す
る。従って、各可変利得増幅器９，１０には端子１，２
に入力する被測定信号が供給される。そして、ＣＰＵ１
８はセレクト信号ＳＳＯを用いて、マルチプレクサ３０
の端子ａ，ａ′と端子ｂ，ｂ′とを交互に選択すること
によって端子１，２に入力する被測定信号をＣＲＴ１１
に表示する。
【０００７】次に可変利得増幅器９，１０を校正すると
きの動作について説明する。
きの動作について説明する。
【０００８】可変利得増幅器９，１０の校正時におい
て、ＣＰＵ１８はセレクト信号ＳＳＩを用いて入力信号
選択器２０の端子ｅ，ｅ′を選択する。このとき可変減
衰器５，６は所定の減衰比に設定しておく。このような
状態において可変利得増幅器９，１０には標準電圧Ｖｒ
ｅｆが供給されることになる。
て、ＣＰＵ１８はセレクト信号ＳＳＩを用いて入力信号
選択器２０の端子ｅ，ｅ′を選択する。このとき可変減
衰器５，６は所定の減衰比に設定しておく。このような
状態において可変利得増幅器９，１０には標準電圧Ｖｒ
ｅｆが供給されることになる。
【０００９】まず可変利得増幅器９を校正する場合に
は、ＣＰＵ１８は、セレクト信号ＳＳＯを用いてマルチ
プレクサ３０の端子ａ，ａ′を選択し、可変利得増幅器
９の出力電流Ｉ1 の値を検出できるようにする。そし
て、図２に示すように、出力電流Ｉ1 の値が所定値Ｉ0
となるように利得制御信号ＧＣ１によって入出力特性の
傾きを調整する。
は、ＣＰＵ１８は、セレクト信号ＳＳＯを用いてマルチ
プレクサ３０の端子ａ，ａ′を選択し、可変利得増幅器
９の出力電流Ｉ1 の値を検出できるようにする。そし
て、図２に示すように、出力電流Ｉ1 の値が所定値Ｉ0
となるように利得制御信号ＧＣ１によって入出力特性の
傾きを調整する。
【００１０】次にＣＰＵ１８はセレクト信号ＳＳＩを用
いて入力信号選択器２０の端子ｆ，ｆ′を選択し、オフ
セット調整用の基準電圧としてアース信号（ＯＶ）を可
変利得増幅器９に供給する。そして、図２に示すように
出力電流Ｉ1 の値が０となるように位置制御信号ＰＣ１
によって入出力特性の位置（オフセット）を調整する。
いて入力信号選択器２０の端子ｆ，ｆ′を選択し、オフ
セット調整用の基準電圧としてアース信号（ＯＶ）を可
変利得増幅器９に供給する。そして、図２に示すように
出力電流Ｉ1 の値が０となるように位置制御信号ＰＣ１
によって入出力特性の位置（オフセット）を調整する。
【００１１】ここで図２から明らかなように、入力電圧
がＶｒｅｆのとき出力電流がＩ0 となるように可変利得
増幅器９の利得を変化させると、それに伴ってＯＶ入力
時の出力電流値（オフセット）Ｉf も変化してしまう。
また逆に、ＯＶ入力時の位置（オフセット）Ｉf を変化
させると、それに伴って入力電圧がＶｒｅｆのときの出
力電流の値も変化してしまう。このためＣＰＵ１８は図
２の破線で示した所定の入出力特性となるまで、利得の
調整と位置（オフセット）の調整を交互に繰り返して行
う。
がＶｒｅｆのとき出力電流がＩ0 となるように可変利得
増幅器９の利得を変化させると、それに伴ってＯＶ入力
時の出力電流値（オフセット）Ｉf も変化してしまう。
また逆に、ＯＶ入力時の位置（オフセット）Ｉf を変化
させると、それに伴って入力電圧がＶｒｅｆのときの出
力電流の値も変化してしまう。このためＣＰＵ１８は図
２の破線で示した所定の入出力特性となるまで、利得の
調整と位置（オフセット）の調整を交互に繰り返して行
う。
【００１２】以上のようにして可変利得増幅器９の校正
が終了すると、ＣＰＵ１８はセレクト信号ＳＳＯを用い
てマルチプレクサ３０の端子ｂ，ｂ′を選択して可変利
得増幅器１０を先に行った処理と同様の処理によって校
正する。
が終了すると、ＣＰＵ１８はセレクト信号ＳＳＯを用い
てマルチプレクサ３０の端子ｂ，ｂ′を選択して可変利
得増幅器１０を先に行った処理と同様の処理によって校
正する。
【００１３】可変利得増幅器９，１０の校正終了後にお
いては、両者は共に図２の破線で示す所定の入出力特性
を示すことになる。
いては、両者は共に図２の破線で示す所定の入出力特性
を示すことになる。
【００１４】ここで使用者は、ＣＰＵ１８を操作して、
マルチプレクサ３０の端子ａ，ａ′または端子ｂ，ｂ′
を選択し、可変利得増幅器９，１０のいずれか一方の出
力をＣＲＴ駆動用の増幅器１２に供給する。そしてＣＰ
Ｕ１８を操作し入力信号選択器２０に端子ｆ，ｆ′を選
択させることによってアース信号（ＯＶ）を選び、その
信号がＣＲＴ１１の表示面の所定位置に表示されるよう
に画面を見ながら出力オフセット調整器１４を調整す
る。次に、使用者は、ＣＰＵ１８を操作し入力信号選択
器２０に端子ｅ，ｅ′を選択させて、標準電圧Ｖｒｅｆ
を可変利得増幅器９，１０に供給し、その信号がＣＲＴ
１１の先の所定位置とは別の所定位置に表示されるよう
に利得調整器１３を調整する。そして、アース信号と標
準電圧Ｖｒｅｆとが共に所定位置に表示されるまで以上
の調整を繰り返す。このような、利得調整器１３および
出力オフセット調整器１４の操作によって、個々のＣＲ
Ｔの特性に合わせて入力信号が正しく表示されるよう
に、垂直増幅系全体の利得と出力オフセットとが最終的
に決定される。
マルチプレクサ３０の端子ａ，ａ′または端子ｂ，ｂ′
を選択し、可変利得増幅器９，１０のいずれか一方の出
力をＣＲＴ駆動用の増幅器１２に供給する。そしてＣＰ
Ｕ１８を操作し入力信号選択器２０に端子ｆ，ｆ′を選
択させることによってアース信号（ＯＶ）を選び、その
信号がＣＲＴ１１の表示面の所定位置に表示されるよう
に画面を見ながら出力オフセット調整器１４を調整す
る。次に、使用者は、ＣＰＵ１８を操作し入力信号選択
器２０に端子ｅ，ｅ′を選択させて、標準電圧Ｖｒｅｆ
を可変利得増幅器９，１０に供給し、その信号がＣＲＴ
１１の先の所定位置とは別の所定位置に表示されるよう
に利得調整器１３を調整する。そして、アース信号と標
準電圧Ｖｒｅｆとが共に所定位置に表示されるまで以上
の調整を繰り返す。このような、利得調整器１３および
出力オフセット調整器１４の操作によって、個々のＣＲ
Ｔの特性に合わせて入力信号が正しく表示されるよう
に、垂直増幅系全体の利得と出力オフセットとが最終的
に決定される。
【００１５】
【発明が解決しようとする課題】ところで、可変利得増
幅器９，１０を校正する場合の精度は、アナログ・デジ
タル変換器１６の分析能力によって規定される。ここ
で、アナログ・デジタル変換器１６の分析能力に起因す
る許容誤差を±εとした場合、上記従来例においては両
可変利得増幅器９，１０の入出力特性が図３に示すよう
にずれる可能性がある。すなわち、上記従来例において
は、出力オフセット（アース信号入力時）が２ε、利得
が４ε／Ｖｒｅｆずれる可能性があった。
幅器９，１０を校正する場合の精度は、アナログ・デジ
タル変換器１６の分析能力によって規定される。ここ
で、アナログ・デジタル変換器１６の分析能力に起因す
る許容誤差を±εとした場合、上記従来例においては両
可変利得増幅器９，１０の入出力特性が図３に示すよう
にずれる可能性がある。すなわち、上記従来例において
は、出力オフセット（アース信号入力時）が２ε、利得
が４ε／Ｖｒｅｆずれる可能性があった。
【００１６】さらに、上記従来例においては、可変利得
増幅器９の校正時と可変利得増幅器１０の校正時との間
に標準電圧発生器２１の出力電圧が変動した場合には、
調整終了後においても両可変利得増幅器９，１０の入出
力特性が一致しないという問題点があった。すなわち上
記従来例においては、そのような場合、調整終了後に同
一信号を各チャンネルに入力しても、ＣＲＴ１１の表示
面上では同一波形にならないという虞れがあった。
増幅器９の校正時と可変利得増幅器１０の校正時との間
に標準電圧発生器２１の出力電圧が変動した場合には、
調整終了後においても両可変利得増幅器９，１０の入出
力特性が一致しないという問題点があった。すなわち上
記従来例においては、そのような場合、調整終了後に同
一信号を各チャンネルに入力しても、ＣＲＴ１１の表示
面上では同一波形にならないという虞れがあった。
【００１７】本発明の目的は、たとえ標準電圧発生器の
出力が変動したとしても、可変利得増幅器の入出力特性
を高精度に一致させることができる多現象オシロスコー
プの垂直増幅器校正装置を提供することにある。
出力が変動したとしても、可変利得増幅器の入出力特性
を高精度に一致させることができる多現象オシロスコー
プの垂直増幅器校正装置を提供することにある。
【００１８】
【課題を解決するための手段】以上の目的を達成するた
めに、本発明は多現象オシロスコープの各入力段に、入
力信号を増幅する垂直増幅器として、それぞれ設けられ
た複数個の可変利得増幅器のうちの第１の可変利得増幅
器の出力側に設けられた出力極性切換手段と、該出力極
性切換手段の出力と第２の可変利得増幅器の出力とを加
算する加算手段と、該加算手段の出力を検出する検出手
段と、標準電圧を発生させる標準電圧発生手段と、前記
標準電圧を前記第１および前記第２の可変利得増幅器に
同時に供給し、前記検出手段の出力が零となるように前
記第１または前記第２の可変利得増幅器の少なくとも一
方の利得を制御する利得制御手段と、前記標準電圧とは
異なる値の基準電圧を発生する基準電圧発生手段と、前
記基準電圧を前記第１および前記第２の可変利得増幅器
に同時に供給し、前記検出手段の出力が零となるように
前記第１または前記第２の可変利得増幅器の少なくとも
一方のオフセットを制御するオフセット制御手段とを備
えたことを特徴とする。
めに、本発明は多現象オシロスコープの各入力段に、入
力信号を増幅する垂直増幅器として、それぞれ設けられ
た複数個の可変利得増幅器のうちの第１の可変利得増幅
器の出力側に設けられた出力極性切換手段と、該出力極
性切換手段の出力と第２の可変利得増幅器の出力とを加
算する加算手段と、該加算手段の出力を検出する検出手
段と、標準電圧を発生させる標準電圧発生手段と、前記
標準電圧を前記第１および前記第２の可変利得増幅器に
同時に供給し、前記検出手段の出力が零となるように前
記第１または前記第２の可変利得増幅器の少なくとも一
方の利得を制御する利得制御手段と、前記標準電圧とは
異なる値の基準電圧を発生する基準電圧発生手段と、前
記基準電圧を前記第１および前記第２の可変利得増幅器
に同時に供給し、前記検出手段の出力が零となるように
前記第１または前記第２の可変利得増幅器の少なくとも
一方のオフセットを制御するオフセット制御手段とを備
えたことを特徴とする。
【００１９】
【作用】本発明によれば、標準電圧発生手段の出力電圧
が第１および第２の可変利得増幅器に同時に出力され
る。そして、その可変利得増幅器のうちの第１の可変利
得増幅器の出力は極性反転手段によってその極性が反転
する。このようにして互いに極性が異なった２つの出力
を加算手段が加算し、その結果を検出手段が検出する。
利得制御手段は検出手段の出力が零となるように、２つ
の可変利得増幅器のうちの少なくとも一方の利得を制御
する。
が第１および第２の可変利得増幅器に同時に出力され
る。そして、その可変利得増幅器のうちの第１の可変利
得増幅器の出力は極性反転手段によってその極性が反転
する。このようにして互いに極性が異なった２つの出力
を加算手段が加算し、その結果を検出手段が検出する。
利得制御手段は検出手段の出力が零となるように、２つ
の可変利得増幅器のうちの少なくとも一方の利得を制御
する。
【００２０】次に、基準電圧発生手段の出力電圧が第１
および第２の可変利得増幅器に同時に出力される。そし
て、その可変利得増幅器のうちの第１の可変利得増幅器
の出力は極性反転手段によってその極性が反転する。こ
のようにして互いに極性が異なった２つの出力を加算手
段が加算し、その結果を検出手段が検出する。オフセッ
ト制御手段は検出手段の出力が零となるように、２つの
可変利得増幅器のうちの少なくとも一方のオフセットを
制御する。以上の処理を繰り返して行うことにより、両
可変利得増幅器の利得とオフセットとが一致して両可変
利得増幅器の入出力特性が一致する。
および第２の可変利得増幅器に同時に出力される。そし
て、その可変利得増幅器のうちの第１の可変利得増幅器
の出力は極性反転手段によってその極性が反転する。こ
のようにして互いに極性が異なった２つの出力を加算手
段が加算し、その結果を検出手段が検出する。オフセッ
ト制御手段は検出手段の出力が零となるように、２つの
可変利得増幅器のうちの少なくとも一方のオフセットを
制御する。以上の処理を繰り返して行うことにより、両
可変利得増幅器の利得とオフセットとが一致して両可変
利得増幅器の入出力特性が一致する。
【００２１】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００２２】図４は本発明の一実施例の構成を示すブロ
ック図であり、図１と同一符号のものは同一のものを示
してする。３１は可変利得増幅器１０の出力の極性を切
換える切換スイッチであり、通常は端子ｇ，ｇ′に接続
されており、ＣＰＵ１８から反転信号ＩＮＶが出力され
ると端子ｈ，ｈ′に接続する。３２は可変利得増幅器
９，１０の出力電流Ｉ1 ，Ｉ2 を合成する加算回路であ
り、ＣＰＵ１８から加算信号ＡＤＤが出力されるとスイ
ッチを閉じて加算電流をマルチプレクサ３０の端子Ｃ，
Ｃ′から増幅器１２に供給する。ここで切換スイッチ３
１と加算回路３２とは、従来の多現象オシロスコープに
通常設けられているものである。
ック図であり、図１と同一符号のものは同一のものを示
してする。３１は可変利得増幅器１０の出力の極性を切
換える切換スイッチであり、通常は端子ｇ，ｇ′に接続
されており、ＣＰＵ１８から反転信号ＩＮＶが出力され
ると端子ｈ，ｈ′に接続する。３２は可変利得増幅器
９，１０の出力電流Ｉ1 ，Ｉ2 を合成する加算回路であ
り、ＣＰＵ１８から加算信号ＡＤＤが出力されるとスイ
ッチを閉じて加算電流をマルチプレクサ３０の端子Ｃ，
Ｃ′から増幅器１２に供給する。ここで切換スイッチ３
１と加算回路３２とは、従来の多現象オシロスコープに
通常設けられているものである。
【００２３】以上のように構成された本実施例におい
て、通常の信号測定時には、入力信号選択器２０は端子
ｄ，ｄ′が選択されており、切換スイッチ３１は端子
ｇ，ｇ′に接続されていて加算回路３２のスイッチは開
いている。従って、従来例と同様にＣＰＵ１８はセレク
ト信号ＳＳＯを用いて、マルチプレクサ３０の端子ａ，
ａ′と端子ｂ，ｂ′とを交互に選択することによって端
子１，２に入力する信号をＣＲＴ１１に表示する。この
ような状態において、操作者がＣＰＵ１８を操作して反
転信号ＩＮＶを出力させると、切換スイッチ３１が端子
ｈ，ｈ′に接続されて端子２に入力する信号はその極性
が逆になってＣＲＴ１１に表示される。さらに、操作者
がＣＰＵ１８に加算信号を出力させると、加算回路３２
のスイッチが閉じ、セレクト信号ＳＳＯによってマルチ
プレクサ３０の端子ｃ，ｃ′が選択されるため、端子１
に入力する信号と端子２に入力する信号との差がＣＲＴ
１１に表示されることになる。
て、通常の信号測定時には、入力信号選択器２０は端子
ｄ，ｄ′が選択されており、切換スイッチ３１は端子
ｇ，ｇ′に接続されていて加算回路３２のスイッチは開
いている。従って、従来例と同様にＣＰＵ１８はセレク
ト信号ＳＳＯを用いて、マルチプレクサ３０の端子ａ，
ａ′と端子ｂ，ｂ′とを交互に選択することによって端
子１，２に入力する信号をＣＲＴ１１に表示する。この
ような状態において、操作者がＣＰＵ１８を操作して反
転信号ＩＮＶを出力させると、切換スイッチ３１が端子
ｈ，ｈ′に接続されて端子２に入力する信号はその極性
が逆になってＣＲＴ１１に表示される。さらに、操作者
がＣＰＵ１８に加算信号を出力させると、加算回路３２
のスイッチが閉じ、セレクト信号ＳＳＯによってマルチ
プレクサ３０の端子ｃ，ｃ′が選択されるため、端子１
に入力する信号と端子２に入力する信号との差がＣＲＴ
１１に表示されることになる。
【００２４】本実施例は、このような切換スイッチ３１
と加算回路３２を用いて可変利得増幅器９，１０の入出
力特性を高精度に一致させるものである。可変利得増幅
器９，１０の校正時においては、ＣＰＵ１８はあらかじ
めメモリ１９に格納されている処理手順に従って以下に
説明する処理を行う。
と加算回路３２を用いて可変利得増幅器９，１０の入出
力特性を高精度に一致させるものである。可変利得増幅
器９，１０の校正時においては、ＣＰＵ１８はあらかじ
めメモリ１９に格納されている処理手順に従って以下に
説明する処理を行う。
【００２５】図５は、可変利得増幅器の校正時において
ＣＰＵ１８が実行すべき動作を示すフローチャートであ
る。この校正処理は、２つの可変利得増幅器に基準電圧
を供給したときの両出力を位置（オフセット）制御信号
を用いて一致させ、標準電圧を供給したときの両出力を
利得制御信号を用いて一致させることによって両可変利
得増幅器の入出力特性を一致させるものである。
ＣＰＵ１８が実行すべき動作を示すフローチャートであ
る。この校正処理は、２つの可変利得増幅器に基準電圧
を供給したときの両出力を位置（オフセット）制御信号
を用いて一致させ、標準電圧を供給したときの両出力を
利得制御信号を用いて一致させることによって両可変利
得増幅器の入出力特性を一致させるものである。
【００２６】なお、図５の処理手順を実行する前に可変
減衰器５と可変減衰器６との減衰比は所定の減衰比にし
ておく。
減衰器５と可変減衰器６との減衰比は所定の減衰比にし
ておく。
【００２７】ステップＳ１では、ＣＰＵ１８はセレクト
信号ＳＳＩを用いて入力信号選択器２０の端子ｆ，ｆ′
を選択し、反転信号ＩＮＶを出力して切換スイッチ３１
を端子ｈ，ｈ′に接続し、加算信号ＡＤＤを出力して加
算回路３２のスイッチを閉じるとともにセレクト信号Ｓ
ＳＯを用いてマルチプレクサ３０の端子ｃ，ｃ′を選択
する。このような状態においては、可変利得増幅器９，
１０には、両者のオフセットの差を調整するための基準
電圧としてアース信号（ＯＶ）が供給され、抵抗器１５
によって両可変利得増幅器９，１０の出力電流の差（Ｉ
1 −Ｉ2 ）が検出される。
信号ＳＳＩを用いて入力信号選択器２０の端子ｆ，ｆ′
を選択し、反転信号ＩＮＶを出力して切換スイッチ３１
を端子ｈ，ｈ′に接続し、加算信号ＡＤＤを出力して加
算回路３２のスイッチを閉じるとともにセレクト信号Ｓ
ＳＯを用いてマルチプレクサ３０の端子ｃ，ｃ′を選択
する。このような状態においては、可変利得増幅器９，
１０には、両者のオフセットの差を調整するための基準
電圧としてアース信号（ＯＶ）が供給され、抵抗器１５
によって両可変利得増幅器９，１０の出力電流の差（Ｉ
1 −Ｉ2 ）が検出される。
【００２８】ステップＳ２では抵抗器１５によって検出
された加算回路３２の出力（Ｉ1 −Ｉ2 ）を、アナログ
・デジタル変換器１６およびバスゲート１７を介して取
り込む。
された加算回路３２の出力（Ｉ1 −Ｉ2 ）を、アナログ
・デジタル変換器１６およびバスゲート１７を介して取
り込む。
【００２９】ステップＳ３では、加算回路３２の出力が
零か否かが判定され、零でないときにはステップＳ４に
進む。
零か否かが判定され、零でないときにはステップＳ４に
進む。
【００３０】ステップＳ４では、位置制御信号ＰＣ１ま
たはＰＣ２の値を所定量増加させる。
たはＰＣ２の値を所定量増加させる。
【００３１】次に、ステップＳ２に戻り加算回路３２の
出力を取り込み、その値が零か否かを判定し（ステップ
Ｓ３）、零でないときには再度ステップＳ４に戻る。
出力を取り込み、その値が零か否かを判定し（ステップ
Ｓ３）、零でないときには再度ステップＳ４に戻る。
【００３２】ステップＳ４では、先回の出力値と今回の
出力値とを比較して、今回の出力値の方が先回の出力値
よりも零に近い場合には、先回の処理と同様に位置制御
信号ＰＣ１またはＰＣ２の値を所定量増加させる。逆に
先回の出力値の方が今回の出力値よりも零に近い場合に
は、先回の処理とは逆に利得制御信号ＰＣ１またはＰＣ
２の値を所定量減少させる。このようにして、ステップ
Ｓ４では、位置制御信号ＰＣ１またはＰＣ２を用いて可
変利得増幅器９または１０の入出力特性の位置（オフセ
ット）を調整する。
出力値とを比較して、今回の出力値の方が先回の出力値
よりも零に近い場合には、先回の処理と同様に位置制御
信号ＰＣ１またはＰＣ２の値を所定量増加させる。逆に
先回の出力値の方が今回の出力値よりも零に近い場合に
は、先回の処理とは逆に利得制御信号ＰＣ１またはＰＣ
２の値を所定量減少させる。このようにして、ステップ
Ｓ４では、位置制御信号ＰＣ１またはＰＣ２を用いて可
変利得増幅器９または１０の入出力特性の位置（オフセ
ット）を調整する。
【００３３】以上のステップＳ２〜Ｓ４の処理は、ステ
ップＳ３で肯定判定となるまで繰り返して行われる。そ
してステップＳ３で肯定判定となるとステップＳ５に進
む。
ップＳ３で肯定判定となるまで繰り返して行われる。そ
してステップＳ３で肯定判定となるとステップＳ５に進
む。
【００３４】ステップＳ５では、ＣＰＵ１８はセレクト
信号ＳＳＩを用いて入力信号選択器の端子ｅ，ｅ′を選
んで、可変利得増幅器９，１０に標準電圧Ｖｒｅｆを供
給する。
信号ＳＳＩを用いて入力信号選択器の端子ｅ，ｅ′を選
んで、可変利得増幅器９，１０に標準電圧Ｖｒｅｆを供
給する。
【００３５】ステップＳ６では、抵抗器１５によって検
出される両可変利得増幅器９，１０の出力電流の差（Ｉ
1 −Ｉ2 ）を取り込む。
出される両可変利得増幅器９，１０の出力電流の差（Ｉ
1 −Ｉ2 ）を取り込む。
【００３６】ステップＳ７では、出力電流の差（Ｉ1 −
Ｉ2 ）すなわち加算回路３２の出力が零か否かが判定さ
れ、零でないときにはステップＳ８に進む。
Ｉ2 ）すなわち加算回路３２の出力が零か否かが判定さ
れ、零でないときにはステップＳ８に進む。
【００３７】ステップＳ８では、利得制御信号ＧＣ１ま
たはＧＣ２の値を所定量増加させる。
たはＧＣ２の値を所定量増加させる。
【００３８】次に、ステップＳ６に戻り加算回路３２の
出力を取り込み、その値が零か否かを判定し（ステップ
Ｓ７）、零でないときには再度ステップＳ８に戻る。
出力を取り込み、その値が零か否かを判定し（ステップ
Ｓ７）、零でないときには再度ステップＳ８に戻る。
【００３９】ステップＳ８では、先回の出力値と今回の
出力値とを比較して、今回の出力値の方が先回の出力値
よりも零に近い場合には、先回の処理と同様に利得制御
信号ＧＣ１またはＧＣ２の値を所定量増加させる。逆に
先回の出力値の方が今回の出力値よりも零に近い場合に
は、先回の処理とは逆に利得制御信号ＧＣ１またはＧＣ
２の値を所定量減少させる。このようにして、ステップ
Ｓ８では、利得制御信号ＧＣ１またはＧＣ２を用いて可
変利得増幅器９または１０の入出力特性の利得（傾き）
を調整する。
出力値とを比較して、今回の出力値の方が先回の出力値
よりも零に近い場合には、先回の処理と同様に利得制御
信号ＧＣ１またはＧＣ２の値を所定量増加させる。逆に
先回の出力値の方が今回の出力値よりも零に近い場合に
は、先回の処理とは逆に利得制御信号ＧＣ１またはＧＣ
２の値を所定量減少させる。このようにして、ステップ
Ｓ８では、利得制御信号ＧＣ１またはＧＣ２を用いて可
変利得増幅器９または１０の入出力特性の利得（傾き）
を調整する。
【００４０】以上のステップＳ６〜Ｓ８の処理は、ステ
ップＳ７で肯定判定となるまで繰り返して行われる。そ
してステップＳ７で肯定判定となるとステップＳ９に進
む。
ップＳ７で肯定判定となるまで繰り返して行われる。そ
してステップＳ７で肯定判定となるとステップＳ９に進
む。
【００４１】可変利得増幅器は先に説明したように利得
を変化させるとＯＶ入力時の位置（オフセット）も変化
し、逆に位置（オフセット）を変化させるとＶｒｅｆ入
力時の出力値も変化してしまうために、ステップＳ４ま
たはステップＳ８において位置（オフセット）または利
得を調整したか否かを判定する（ステップＳ９）。そし
て調整した場合には、ステップＳ１〜ステップＳ９の処
理を繰り返す。
を変化させるとＯＶ入力時の位置（オフセット）も変化
し、逆に位置（オフセット）を変化させるとＶｒｅｆ入
力時の出力値も変化してしまうために、ステップＳ４ま
たはステップＳ８において位置（オフセット）または利
得を調整したか否かを判定する（ステップＳ９）。そし
て調整した場合には、ステップＳ１〜ステップＳ９の処
理を繰り返す。
【００４２】ステップＳ９で位置（オフセット）も利得
も調整しなかったと判定されると、ステップＳ１０に進
んで各可変利得増幅器９，１０に出力されている各制御
信号ＧＣ１，ＰＣ１，ＧＣ２，ＰＣ２の値をメモリ１９
に記憶させてその出力値を保持する。
も調整しなかったと判定されると、ステップＳ１０に進
んで各可変利得増幅器９，１０に出力されている各制御
信号ＧＣ１，ＰＣ１，ＧＣ２，ＰＣ２の値をメモリ１９
に記憶させてその出力値を保持する。
【００４３】以上のようにして可変利得増幅器９，１０
を校正した場合の両可変利得増幅器９，１０の入出力特
性の最大のずれを図６に示す。ここで±εはアナログ・
デジタル変換器１６の分析能力に起因する許容誤差であ
る。図６に示したように、本実施例においては、最大に
ずれた場合でも、出力オフセット（アース信号入力時）
がε、利得が２ε／Ｖｒｅｆしかずれない。その理由
は、本実施例においては、一方の可変利得増幅器の入出
力特性が、他方の可変利得増幅器を校正する場合の基準
となるからである。従って、本実施例によれば図３に示
した従来例に比して誤差を１／２にすることができる。
を校正した場合の両可変利得増幅器９，１０の入出力特
性の最大のずれを図６に示す。ここで±εはアナログ・
デジタル変換器１６の分析能力に起因する許容誤差であ
る。図６に示したように、本実施例においては、最大に
ずれた場合でも、出力オフセット（アース信号入力時）
がε、利得が２ε／Ｖｒｅｆしかずれない。その理由
は、本実施例においては、一方の可変利得増幅器の入出
力特性が、他方の可変利得増幅器を校正する場合の基準
となるからである。従って、本実施例によれば図３に示
した従来例に比して誤差を１／２にすることができる。
【００４４】可変利得増幅器９，１０の校正終了後、使
用者は、従来と同様にしてＣＲＴ１１の画面を見ながら
出力オフセット調整器１４および利得調整器１３を調整
して垂直増幅系全体の利得と出力オフセットとを最終的
に決定する。このようにして最終的な利得と出力オフセ
ットとが使用者によって決定されるため、図６に示した
ようにアース信号（ＯＶ）入力時にオフセット電流が流
れていても、そのオフセット電流による表示画面上の位
置ずれは、この最終的な使用者の調整によって除去され
ることになる。
用者は、従来と同様にしてＣＲＴ１１の画面を見ながら
出力オフセット調整器１４および利得調整器１３を調整
して垂直増幅系全体の利得と出力オフセットとを最終的
に決定する。このようにして最終的な利得と出力オフセ
ットとが使用者によって決定されるため、図６に示した
ようにアース信号（ＯＶ）入力時にオフセット電流が流
れていても、そのオフセット電流による表示画面上の位
置ずれは、この最終的な使用者の調整によって除去され
ることになる。
【００４５】このように本実施例においては、可変利得
増幅器９および１０に同一の電圧を同時に供給している
ために、利得調整処理時において標準電圧発生器２１の
出力電圧が変動しても両可変利得増幅器９，１０の入出
力特性を高精度で一致させることができる。
増幅器９および１０に同一の電圧を同時に供給している
ために、利得調整処理時において標準電圧発生器２１の
出力電圧が変動しても両可変利得増幅器９，１０の入出
力特性を高精度で一致させることができる。
【００４６】また、本実施例は、２現象オシロスコープ
であるが、例えば４現象オシロスコープの場合には、出
力反転機能を有する第２チャンネルの可変利得増幅器を
基準として他の３つの可変利得増幅器の位置（オフセッ
ト）および利得を調整するようにすれば、全ての可変利
得増幅器の入出力特性の位置（オフセット）および利得
を高精度で一致させることができる。さらに、４現象オ
シロスコープの可変利得増幅器を校正する場合、従来は
各増幅器について１回づつ計４回の校正処理を必要とし
ていたが、本実施例によれば３回の校正処理で全ての増
幅器の利得を一致させることができる。
であるが、例えば４現象オシロスコープの場合には、出
力反転機能を有する第２チャンネルの可変利得増幅器を
基準として他の３つの可変利得増幅器の位置（オフセッ
ト）および利得を調整するようにすれば、全ての可変利
得増幅器の入出力特性の位置（オフセット）および利得
を高精度で一致させることができる。さらに、４現象オ
シロスコープの可変利得増幅器を校正する場合、従来は
各増幅器について１回づつ計４回の校正処理を必要とし
ていたが、本実施例によれば３回の校正処理で全ての増
幅器の利得を一致させることができる。
【００４７】図７は本発明の他の実施例の構成を示すブ
ロック図であり、図４と同一符号のものは同一のものを
示しており、また３３は反転増幅器（利得＝−１）であ
る。本実施例においては、標準電圧発生器２１の出力電
圧の極性を切換スイッチではなく反転増幅器３３で反転
させて可変利得増幅器１０に供給するようにすることに
よって、可変利得増幅器９の極性とは逆の極性を有する
可変利得増幅器１０の出力が可変利得増幅器９の出力と
加算される。従って、図４に示した実施例の動作と異な
るところは、図５に示したフローチャートのステップＳ
５で反転信号ＩＮＶは出力されず切換スイッチ３１が端
子ｇ，ｇ′に接続されることである。他の構成および動
作は図４に示した実施例と同様であるのでその説明は省
略する。
ロック図であり、図４と同一符号のものは同一のものを
示しており、また３３は反転増幅器（利得＝−１）であ
る。本実施例においては、標準電圧発生器２１の出力電
圧の極性を切換スイッチではなく反転増幅器３３で反転
させて可変利得増幅器１０に供給するようにすることに
よって、可変利得増幅器９の極性とは逆の極性を有する
可変利得増幅器１０の出力が可変利得増幅器９の出力と
加算される。従って、図４に示した実施例の動作と異な
るところは、図５に示したフローチャートのステップＳ
５で反転信号ＩＮＶは出力されず切換スイッチ３１が端
子ｇ，ｇ′に接続されることである。他の構成および動
作は図４に示した実施例と同様であるのでその説明は省
略する。
【００４８】以上、説明したように、本発明において
は、標準電圧Ｖｒｅｆ供給時の可変利得増幅器の出力の
極性を反転させる手段は、可変利得増幅器の入力側また
は出力側のどちら側に設けてもよい。
は、標準電圧Ｖｒｅｆ供給時の可変利得増幅器の出力の
極性を反転させる手段は、可変利得増幅器の入力側また
は出力側のどちら側に設けてもよい。
【００４９】
【発明の効果】本発明によれば、２つの可変利得増幅器
に同一電圧を同時に供給してその入出力特性を調整する
ため、両可変利得増幅器の入出力特性を高精度に一致さ
せることができる。
に同一電圧を同時に供給してその入出力特性を調整する
ため、両可変利得増幅器の入出力特性を高精度に一致さ
せることができる。
【図１】従来装置の構成を示すブロック図である。
【図２】可変利得増幅器の調整を説明するための説明図
である。
である。
【図３】従来装置の精度を示す入出力特性図である。
【図４】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図５】図４に示したＣＰＵの処理手順の一例を示すフ
ローチャートである。
ローチャートである。
【図６】図４に示した実施例の精度を示す入出力特性図
である。
である。
【図７】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
３，４，５，６ 可変減衰器 ７，８ バッファアンプ ９，１０ 可変利得増幅器 １１ ＣＲＴ １２ 増幅器 １５ 電流検出用抵抗器 １６ アナログ・デジタル変換器 １８ ＣＰＵ １９ メモリ ２０ 入力信号選択器 ２１ 標準電圧発生器 ２２〜２５ ラッチ ２６〜２９ デジタル・アナログ変換器 ３０ マルチプレクサ ３１ 切換スイッチ ３２ 加算回路 ３３ 反転増幅器
Claims (7)
- 【請求項１】 多現象オシロスコープの各入力段に、入
力信号を増幅する垂直増幅器として、それぞれ設けられ
た複数個の可変利得増幅器のうちの第１の可変利得増幅
器の出力側に設けられた出力極性切換手段と、 該出力極性切換手段の出力と第２の可変利得増幅器の出
力とを加算する加算手段と、 該加算手段の出力を検出する検出手段と、 標準電圧を発生させる標準電圧発生手段と、 前記標準電圧を前記第１および前記第２の可変利得増幅
器に同時に供給し、前記検出手段の出力が零となるよう
に前記第１または前記第２の可変利得増幅器の少なくと
も一方の利得を制御する利得制御手段と、 前記標準電圧とは異なる値の基準電圧を発生する基準電
圧発生手段と、 前記基準電圧を前記第１および前記第２の可変利得増幅
器に同時に供給し、前記検出手段の出力が零となるよう
に前記第１または前記第２の可変利得増幅器の少なくと
も一方のオフセットを制御するオフセット制御手段とを
備えたことを特徴とする多現象オシロスコープの垂直増
幅器校正装置。 - 【請求項２】 前記基準電圧発生手段は、前記第１およ
び前記第２の可変利得増幅器の入力端を接地するスイッ
チ回路であることを特徴とする請求項１に記載の多現象
オシロスコープの垂直増幅器校正装置。 - 【請求項３】 前記出力極性切換手段は、前記第１の可
変利得増幅器の出力側に設けられた出力極性切換スイッ
チであることを特徴とする請求項１または２に記載の多
現象オシロスコープの垂直増幅器校正装置。 - 【請求項４】 多現象オシロスコープの各入力段に、入
力信号を増幅する垂直増幅器として、それぞれ設けられ
た複数個の可変利得増幅器のうちの第１の可変利得増幅
器の出力を入力して他の入力との加算結果を出力する加
算手段と、 該加算手段の出力を検出する検出手段と、 標準電圧を発生する標準電圧発生手段と、 該標準電圧発生手段の出力電圧の極性を反転して出力す
る極性反転手段と、 前記標準電圧を前記第１の可変利得増幅器に供給し、前
記極性反転手段の出力を第２の可変利得増幅器に供給
し、当該第２の可変利得増幅器の出力を前記他の入力と
して前記加算回路に供給して前記検出手段の出力が零と
なるように前記第１または前記第２の可変利得増幅器の
少なくとも一方の利得を制御する利得制御手段と、 前記標準電圧とは異なる値の基準電圧を発生する基準電
圧発生手段と、 前記第２の可変利得増幅器の出力側に設けられた出力極
性切換手段と、 前記第１および前記第２の可変利得増幅器に前記基準電
圧を供給し、前記出力極性切換手段の出力を前記他の入
力として前記加算回路に供給して前記検出手段の出力が
零となるように前記第１または前記第２の可変利得増幅
器の少なくとも一方のオフセットを制御するオフセット
制御手段とを備えたことを特徴とする多現象オシロスコ
ープの垂直増幅器校正装置。 - 【請求項５】 前記基準電圧発生手段は、前記第１およ
び前記第２の可変利得増幅器の入力端を接地するスイッ
チ回路であることを特徴とする請求項４に記載の多現象
オシロスコープの垂直増幅器校正装置。 - 【請求項６】 前記出力極性切換手段は、前記第１の可
変利得増幅器の出力側に設けられた出力極性切換スイッ
チであることを特徴とする請求項４または５に記載の多
現象オシロスコープの垂直増幅器校正装置。 - 【請求項７】 前記極性反転手段は、反転増幅器である
ことを特徴とする請求項４ないし６のいずれかの項に記
載の多現象オシロスコープの垂直増幅器校正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/026,081 US5272449A (en) | 1991-01-09 | 1993-03-04 | Vertical amplifier system for multitrace oscilloscope and method for calibrating the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP110291 | 1991-01-09 | ||
| JP3-1102 | 1991-01-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05172853A JPH05172853A (ja) | 1993-07-13 |
| JP2624920B2 true JP2624920B2 (ja) | 1997-06-25 |
Family
ID=11492124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33717091A Expired - Lifetime JP2624920B2 (ja) | 1991-01-09 | 1991-12-19 | 多現象オシロスコープの垂直増幅器校正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2624920B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20240044949A1 (en) * | 2020-12-22 | 2024-02-08 | Hitachi Astemo, Ltd. | Voltage detection circuit |
| CN112904258B (zh) * | 2021-02-08 | 2023-01-17 | 优利德科技(中国)股份有限公司 | 一种基于目标值动态评价的多级偏置校正方法及装置 |
-
1991
- 1991-12-19 JP JP33717091A patent/JP2624920B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05172853A (ja) | 1993-07-13 |
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