JPH04155267A - 入力信号の最大値最小値検出装置 - Google Patents
入力信号の最大値最小値検出装置Info
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- JPH04155267A JPH04155267A JP2277847A JP27784790A JPH04155267A JP H04155267 A JPH04155267 A JP H04155267A JP 2277847 A JP2277847 A JP 2277847A JP 27784790 A JP27784790 A JP 27784790A JP H04155267 A JPH04155267 A JP H04155267A
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R35/00—Testing or calibrating of apparatus covered by the other groups of this subclass
- G01R35/005—Calibrating; Standards or reference devices, e.g. voltage or resistance standards, "golden" references
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
［従来の技術］
従来、この種の装置はデジタルオシロスコープ等に用い
られていた。
られていた。
デジタルオシロスコープにおいては、入力信号をサンプ
リングしてアナログ・デジタル変換した後に表示器に表
示する。従って、このサンプリング周波数の届よりも高
い周波数すなわちナイキスト周波数よりも高い周波数の
成分を含む入力信号をサンプリングした場合、所謂エイ
リア、シンクが発生する。このようなエイリアシング現
象による観測上の不都合を回避するため、または入力信
号の包絡線を表示させるためにこの種の装置が用いられ
ている。
リングしてアナログ・デジタル変換した後に表示器に表
示する。従って、このサンプリング周波数の届よりも高
い周波数すなわちナイキスト周波数よりも高い周波数の
成分を含む入力信号をサンプリングした場合、所謂エイ
リア、シンクが発生する。このようなエイリアシング現
象による観測上の不都合を回避するため、または入力信
号の包絡線を表示させるためにこの種の装置が用いられ
ている。
従来、この種の装置は大別して２種類あり、−方は入力
信号をデジタル的に処理するものであり、他方はアナロ
グ的に処理するものである。
信号をデジタル的に処理するものであり、他方はアナロ
グ的に処理するものである。
デジタル的に処理する装置は、通常のサンプリング速度
よりも速い速度、−射的には最大サンプリング速度で入
力信号をサンプリングして、そのサンプリングデータを
順次比較する。そして、その比較の結果、最大値検出装
置は大きい方の値を次のデータの比較対象として保持し
、最小値検出装置は小さい方の値を次のデータの比較対
象として保持する。あらかじめ定められた測定時間、以
上の処理を順次行ない、その時間内の最大値と最小値と
を求める。
よりも速い速度、−射的には最大サンプリング速度で入
力信号をサンプリングして、そのサンプリングデータを
順次比較する。そして、その比較の結果、最大値検出装
置は大きい方の値を次のデータの比較対象として保持し
、最小値検出装置は小さい方の値を次のデータの比較対
象として保持する。あらかじめ定められた測定時間、以
上の処理を順次行ない、その時間内の最大値と最小値と
を求める。
しかしながら、このようなデジタル的に処理する装置で
は、最大サンプリング速度であってもサンプリングが連
続して行なわれず離散的であるために、サンプリングの
間に最大値や最小値がある場合その値を検出できないと
いう問題点があった。
は、最大サンプリング速度であってもサンプリングが連
続して行なわれず離散的であるために、サンプリングの
間に最大値や最小値がある場合その値を検出できないと
いう問題点があった。
一方、アナログ的に処理する装置は、デジタルオシロス
コープの通常のサンプリング間隔内において常−に動作
しており、従って前述した測定時間内においても最大値
や最小値を常に検出することができる。
コープの通常のサンプリング間隔内において常−に動作
しており、従って前述した測定時間内においても最大値
や最小値を常に検出することができる。
第７図は従来のアナログ方式の装置の構成を示すブロッ
ク図であり、７１は最大値検出回路、７２は最小値検出
回路、７３はオフセット調整用の半固定式調整器である
。
ク図であり、７１は最大値検出回路、７２は最小値検出
回路、７３はオフセット調整用の半固定式調整器である
。
このようなアナログ的に処理する装置においては、最大
値検出回路７１や最小値検出回路７２に固有のオフセッ
ト出力がある。さらに、両回路７１．７２は外部状況等
によりそのオフセット出力が変動しやすい。従って、例
えばこの両回路７１．７２に直流不変電圧が入力しても
両回路７１．７２の出力間には誤差が生じる。
値検出回路７１や最小値検出回路７２に固有のオフセッ
ト出力がある。さらに、両回路７１．７２は外部状況等
によりそのオフセット出力が変動しやすい。従って、例
えばこの両回路７１．７２に直流不変電圧が入力しても
両回路７１．７２の出力間には誤差が生じる。
すなわち、一般に市販されている単体部品を用いて、半
固定式調整器７３を具えた最大値検出回路７１や最小値
検出回路７２を構成した場合には、次のような問題点が
あった。半固定式調整器７３を調整して両回路のオフセ
ット出力の誤差を除去したとしても、温度変動や経年変
化により両回路のオフセット出力が各々ドリフトし、そ
の誤差に起因して観測結果に誤差が含まれるという問題
点があった。
固定式調整器７３を具えた最大値検出回路７１や最小値
検出回路７２を構成した場合には、次のような問題点が
あった。半固定式調整器７３を調整して両回路のオフセ
ット出力の誤差を除去したとしても、温度変動や経年変
化により両回路のオフセット出力が各々ドリフトし、そ
の誤差に起因して観測結果に誤差が含まれるという問題
点があった。
この種の誤差を除去するために、従来は両回路を構成す
る半導体素子の特性を合わせていた。すなわち、同一半
導体ベレット上に両回路を構成しＩＣ化する方法や、ベ
アと呼ばれる特性のそろった半導体によって両回路を構
成する方法等が用いられていた。
る半導体素子の特性を合わせていた。すなわち、同一半
導体ベレット上に両回路を構成しＩＣ化する方法や、ベ
アと呼ばれる特性のそろった半導体によって両回路を構
成する方法等が用いられていた。
さらに、第８図に示すように、差動増幅器８３および同
一構成の２つの最大値検出回路８１．８２を設け、一方
には差動増幅器８３の非反転出力を供給し、他方には反
転出力を供給するようにすることによって両回路の特性
差を減少させていた。この場合、入力信号の最小値が反
転出力では最大値となるために、最大値検出回路８３の
出力は入力信号の最小値になる。
一構成の２つの最大値検出回路８１．８２を設け、一方
には差動増幅器８３の非反転出力を供給し、他方には反
転出力を供給するようにすることによって両回路の特性
差を減少させていた。この場合、入力信号の最小値が反
転出力では最大値となるために、最大値検出回路８３の
出力は入力信号の最小値になる。
しかしながら、この種の方法で精度を高めようとした場
合、一般に市販されている単体部品を用いる場合に比し
て装置の価格が著しく高（なるという問題点があった。
合、一般に市販されている単体部品を用いる場合に比し
て装置の価格が著しく高（なるという問題点があった。
本発明の目的は、一般に市販されている部品を用いて最
大値検出回路および最小値検出回路を安価に構成でき、
しかも長期間に亘って両回路の出力の誤差を容易に除去
することができて入力信号の最大値および最小値を常に
高精度に検出することができる入力信号の最大値最小値
検出装置を提供することにある。
大値検出回路および最小値検出回路を安価に構成でき、
しかも長期間に亘って両回路の出力の誤差を容易に除去
することができて入力信号の最大値および最小値を常に
高精度に検出することができる入力信号の最大値最小値
検出装置を提供することにある。
［課題を解決するための手段］
以上の目的を達成するために本発明は、入力信号の最大
値を検出して出力する最大値検出回路と、前記入力信号
の最小値を検出して出力する最小値検出回路と、前記最
大値検出回路および前記最小値検出回路に一定値の標準
信号を出力する標準信号発生手段と、前記ｔＥ！信号に
対する前記最大値と前記最小値とを比較して、当該２つ
値が等しくなるよう、前記最大値検出回路と前記最小値
検出回路との少なくともいずれか一方のオフセット出力
を制御するオフセット制御手段とを具えたことを特徴と
するものである。
値を検出して出力する最大値検出回路と、前記入力信号
の最小値を検出して出力する最小値検出回路と、前記最
大値検出回路および前記最小値検出回路に一定値の標準
信号を出力する標準信号発生手段と、前記ｔＥ！信号に
対する前記最大値と前記最小値とを比較して、当該２つ
値が等しくなるよう、前記最大値検出回路と前記最小値
検出回路との少なくともいずれか一方のオフセット出力
を制御するオフセット制御手段とを具えたことを特徴と
するものである。
〔作 用〕
以上のように構成された本発明によれば、最大値検出回
路と最小値検出回路のオフセット出力に差異が生じた場
合、標準信号発生手段が出力する標準信号に対する両回
路の出力に差異が生じる。
路と最小値検出回路のオフセット出力に差異が生じた場
合、標準信号発生手段が出力する標準信号に対する両回
路の出力に差異が生じる。
そして、オフセット制御手段がこの差異を検出して、こ
の差異が無（なるよう両回路を制御するために、両回路
の出力誤差を無くすることができる。
の差異が無（なるよう両回路を制御するために、両回路
の出力誤差を無くすることができる。
〔実施例］
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明の一実施例の基本的構成を示すブロック
図である。端子１には通常時は被測定信号が入力し、最
大値検出回路２および最小値検出回路３の校正時には値
が一定であるｔｌ信号が入力する。最大値検出回路２は
、測定時間内における入力信号の最大値を検出し、測定
時間毎に入来するリセット信号によりリセットされる。
図である。端子１には通常時は被測定信号が入力し、最
大値検出回路２および最小値検出回路３の校正時には値
が一定であるｔｌ信号が入力する。最大値検出回路２は
、測定時間内における入力信号の最大値を検出し、測定
時間毎に入来するリセット信号によりリセットされる。
最小値検出回路は、測定時間内における入力信号の最小
値を検出し、測定時間毎に入来するリセット信号により
リセットされる。
値を検出し、測定時間毎に入来するリセット信号により
リセットされる。
検出回路４は、最大値検出回路２および最小値検出回路
３の校正時において、標準信号が入力している両回路２
．３の出力の差異を検出してその差異に応じた信号をオ
フセット制御回路５に出力する。オフセット制御回路５
は、入力する信号に従って、最大値検出回路２および最
小値検出回路３の出力値が等しくなるように、両回路２
．３のうちの少なくとも一方にオフセット制御信号を出
力する。
３の校正時において、標準信号が入力している両回路２
．３の出力の差異を検出してその差異に応じた信号をオ
フセット制御回路５に出力する。オフセット制御回路５
は、入力する信号に従って、最大値検出回路２および最
小値検出回路３の出力値が等しくなるように、両回路２
．３のうちの少なくとも一方にオフセット制御信号を出
力する。
以下、本実施例の具体的構成を示す第２図を用いて、本
実施例を詳細に説明する。
実施例を詳細に説明する。
第２図は本発明の一実施例の具体的構成を示すブロック
図であり、２は最大値検出回路、３は最小値検出回路、
１１はアナログ・デジタル変換器、１２はＣＰＵ 、
１３はメモリである。オフセット制御回路１４は、ＣＰ
Ｕ１２の出力に従って最大値検出回路２や最小値検出回
路３のオフセットを制御するものである。またＳ、、Ｓ
、は切換スイッチであり、ＣＰＵ１２によって制御され
る。
図であり、２は最大値検出回路、３は最小値検出回路、
１１はアナログ・デジタル変換器、１２はＣＰＵ 、
１３はメモリである。オフセット制御回路１４は、ＣＰ
Ｕ１２の出力に従って最大値検出回路２や最小値検出回
路３のオフセットを制御するものである。またＳ、、Ｓ
、は切換スイッチであり、ＣＰＵ１２によって制御され
る。
以上のような構成において、ＣＰＵ１２はオフセット校
正時に第３図に示す手順で処理を行なう。
正時に第３図に示す手順で処理を行なう。
先ず、切換スイッチＳ１をｂ側に接続して、最大値検出
回路２および最小値検出回路３に同一レベル（接地レベ
ル）の信号を供給する（ステップＳり。
回路２および最小値検出回路３に同一レベル（接地レベ
ル）の信号を供給する（ステップＳり。
次に、このような状態で切換スイッチＳ２を制御して最
大値検出回路２と最小値検出回路３との出力を、アナロ
グ・デジタル変換器１１を介して順次取り込む（ステッ
プＳ２）。
大値検出回路２と最小値検出回路３との出力を、アナロ
グ・デジタル変換器１１を介して順次取り込む（ステッ
プＳ２）。
このようにして取り込んだ２つのデータが同一値となる
までオフセット制御回路１４を介して最大値検出回路２
や最小値検出回路３のオフセットを制御する（ステップ
Ｓ３． Ｓ４）。
までオフセット制御回路１４を介して最大値検出回路２
や最小値検出回路３のオフセットを制御する（ステップ
Ｓ３． Ｓ４）。
２つのデータが同一値になると、そのときのオフセット
制御回路１４への指令値を校正データとしてメモリ１３
に記憶させて次のオフセット校正時まで保持させる（ス
テップＳ５）。
制御回路１４への指令値を校正データとしてメモリ１３
に記憶させて次のオフセット校正時まで保持させる（ス
テップＳ５）。
以上のようにしてＣＰＵ１２は最大値検出回路２と最小
値検出回路３との出力誤差を除去する。
値検出回路３との出力誤差を除去する。
通常の動作時において、ＣＰＵ１２は、切換スイッチＳ
１をａ側に接続して、入力信号を最大値検出回路２およ
び最小値検出回路３に供給する。そして、切換スイッチ
Ｓ、とリセット信号とを制御して雨検出回路２．３の出
力を交互にアナログ・デジタル回路１１に供給するよう
にすることによって、測定時間毎の最大値と最小値とを
順次メモリ１３に蓄えていく。
１をａ側に接続して、入力信号を最大値検出回路２およ
び最小値検出回路３に供給する。そして、切換スイッチ
Ｓ、とリセット信号とを制御して雨検出回路２．３の出
力を交互にアナログ・デジタル回路１１に供給するよう
にすることによって、測定時間毎の最大値と最小値とを
順次メモリ１３に蓄えていく。
第４図は、本発明の他の実施例の基本的構成を示すブロ
ック図であり、第１図と同一符号のものは同一のものを
示している。また、６は最大値検出回路２と同一構成の
最大値検出回路であり、７は差動増幅器である。
ック図であり、第１図と同一符号のものは同一のものを
示している。また、６は最大値検出回路２と同一構成の
最大値検出回路であり、７は差動増幅器である。
本実施例においては、入力信号や標準信号が端子１から
差動増幅器６の非反転入力端子に入力する。モして差動
増幅器６の非反転出力は最大値検出回路２に、反転出力
は最大値検出回路６にそれぞれ出力される。
差動増幅器６の非反転入力端子に入力する。モして差動
増幅器６の非反転出力は最大値検出回路２に、反転出力
は最大値検出回路６にそれぞれ出力される。
このように構成した場合には、入力信号の最小値が反転
出力では最大値となるために、最大値検出回路６の出力
は入力信号の最小値になる。また、このように構成した
場合、入力信号の最大値を検出する回路と最小値を検出
する回路が同一の構成となるために、両回路の特性差を
減少させて、オフセットの差異を小さくすることができ
る。
出力では最大値となるために、最大値検出回路６の出力
は入力信号の最小値になる。また、このように構成した
場合、入力信号の最大値を検出する回路と最小値を検出
する回路が同一の構成となるために、両回路の特性差を
減少させて、オフセットの差異を小さくすることができ
る。
以下１本実施例の具体的構成を示す第５図を用いて、本
実施例を詳細に説明する。
実施例を詳細に説明する。
第５図はデジタルオシロスコープに設けられた本実施例
の具体的構成を示したブロック図である。
の具体的構成を示したブロック図である。
第５図において、入力信号は切換スイッチＳｌ。
減衰器２１．２３およびバッファアンプ２２を介して差
動増幅器２４の非反転入力端子に入力する。差動増幅器
２４の非反転ａカは、最大値検出回路２５と切換スイッ
チＳ２の端子ｅとに出力される。また、差動増幅器２４
の反転出力は最大値検出回路２６に出力されている。こ
のため、最大値検出回路２６からは負の最大値すなわち
最小値の値が出力されることになる。
動増幅器２４の非反転入力端子に入力する。差動増幅器
２４の非反転ａカは、最大値検出回路２５と切換スイッ
チＳ２の端子ｅとに出力される。また、差動増幅器２４
の反転出力は最大値検出回路２６に出力されている。こ
のため、最大値検出回路２６からは負の最大値すなわち
最小値の値が出力されることになる。
２７はサンプルホールド回路、２８はアナログ・デジタ
ル変換器、２９はバッファメモリ、３０はバスゲートで
ある。 ３１は各部のタイミング信号を供給するタイミ
ング回路、３３は後述する手順に従って各部を制御する
ＣＰＵ、３４はメモリ、３５〜３７はラッチ、３８〜４
０はデジタル・アナログ変換器である。
ル変換器、２９はバッファメモリ、３０はバスゲートで
ある。 ３１は各部のタイミング信号を供給するタイミ
ング回路、３３は後述する手順に従って各部を制御する
ＣＰＵ、３４はメモリ、３５〜３７はラッチ、３８〜４
０はデジタル・アナログ変換器である。
ここでラッチ３５はＣＰＵ３３から出力される差動増幅
器用のオフセット制御信号をラッチし、デジタル・アナ
ログ変換器３８を介して差動増幅器２４の反転入力端子
に出力する。ラッチ３６．３７は、ＣＰＵから出力され
る最大値検出回路用のオフセット制御信号をラッチし、
デジタル・アナログ変換器３９゜４０を介して最大値検
出回路２５．２６のそれぞれに出力する。
器用のオフセット制御信号をラッチし、デジタル・アナ
ログ変換器３８を介して差動増幅器２４の反転入力端子
に出力する。ラッチ３６．３７は、ＣＰＵから出力され
る最大値検出回路用のオフセット制御信号をラッチし、
デジタル・アナログ変換器３９゜４０を介して最大値検
出回路２５．２６のそれぞれに出力する。
このような構成において、通常時には、切換スイッチＳ
１はａ側に接続されている。従って、ＣＰＵ３３は切換
スイッチＳ２を適宜制御して所望のデータをバッファメ
モリ２９に記憶させる。
１はａ側に接続されている。従って、ＣＰＵ３３は切換
スイッチＳ２を適宜制御して所望のデータをバッファメ
モリ２９に記憶させる。
第６図は、入力信号の最大値と最小値を測定時間毎に順
次出力する最大値検出回路２５．２６を校正するときに
ＣＰＵ３３が処理すべき手順を示すフローチャートであ
る。
次出力する最大値検出回路２５．２６を校正するときに
ＣＰＵ３３が処理すべき手順を示すフローチャートであ
る。
このプログラムは、ロールモードの場合には、所定の操
作を使用者が行なうときに実行され、また一般モードの
場合には、入力信号の取込み後で次の取込み可能状態に
なる前の最大値検出回路２５、２６の休み期間にＣＰＵ
３３により定期的に実行される。
作を使用者が行なうときに実行され、また一般モードの
場合には、入力信号の取込み後で次の取込み可能状態に
なる前の最大値検出回路２５、２６の休み期間にＣＰＵ
３３により定期的に実行される。
先ず、ステップＳ６１で切換スイッチＳ１をｂ側（接地
）に接続し、切換スイッチＳ２をｅ側に接続する。この
状態でアナログ・デジタル変換器２８の出力値が「ゼロ
値」となるよう、ラッチ３５．デジタル・アナログ変換
器３８を介して差動増幅器２４を制御する。このように
して最大値検出回路２５．２６以外の部分のオフセット
を除去する。
）に接続し、切換スイッチＳ２をｅ側に接続する。この
状態でアナログ・デジタル変換器２８の出力値が「ゼロ
値」となるよう、ラッチ３５．デジタル・アナログ変換
器３８を介して差動増幅器２４を制御する。このように
して最大値検出回路２５．２６以外の部分のオフセット
を除去する。
次に、ステップＳ６２に進み、あらかじめ定められた時
間（前述した測定時間の例えば数倍の時間）、切換スイ
ッチＳ２を端子Ｃと端子ｄに交互に切り換えて、最大値
検出回路２５の出力データの個数と最大値検出回路２６
の出力データの個数が同数となるよう取り込む。
間（前述した測定時間の例えば数倍の時間）、切換スイ
ッチＳ２を端子Ｃと端子ｄに交互に切り換えて、最大値
検出回路２５の出力データの個数と最大値検出回路２６
の出力データの個数が同数となるよう取り込む。
ステップＳ６３では、各々の最大値検出回路２５゜２６
の出力データの平均値を求める。
の出力データの平均値を求める。
ステップＳ６４では、この２つの平均値が等しいか否か
が判断され、等しくない場合には、ステップＳ６５に進
み、その差に応じたオフセット制御信号を、最大値検出
回路２５．２６の少なくとも一方に出力する。
が判断され、等しくない場合には、ステップＳ６５に進
み、その差に応じたオフセット制御信号を、最大値検出
回路２５．２６の少なくとも一方に出力する。
そして、ステップＳ６４で肯定判定となるまで、ステッ
プＳ６２〜Ｓ６５が繰り返される。
プＳ６２〜Ｓ６５が繰り返される。
ステップＳ６４で肯定判定になると、ステップＳ６６に
進み、現時点でのオフセット制御信号を校正データとし
てメモリ３４に記憶させ、次の校正時まで保持させる。
進み、現時点でのオフセット制御信号を校正データとし
てメモリ３４に記憶させ、次の校正時まで保持させる。
この処理において、ステップＳ６３で平均値を求めてい
る理由は、ノイズの影響を除去するためである。
る理由は、ノイズの影響を除去するためである。
このようにして、最大値検出回路２５と最大値検出回路
２６とのオフセット出力の誤差を除去することができる
。
２６とのオフセット出力の誤差を除去することができる
。
以上説明したように本発明によれば、最大値検出回路お
よび最小値検出回路を安価に構成でき、しかも長期間に
亘って両回路の出力の誤差を容易に除去することができ
て入力信号の最大値および最小値を常に高精度に検出す
ることができる。
よび最小値検出回路を安価に構成でき、しかも長期間に
亘って両回路の出力の誤差を容易に除去することができ
て入力信号の最大値および最小値を常に高精度に検出す
ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例の基本的構成を示すブロック
図、 第２図は第１図示の実施例の具体的構成を示すブロック
図、 第３図は第２図示のＣＰＵが処理すべき手順！−例を示
すフローチャート、 第４図は本発明の他の実施例の基本的構成を示すブロッ
ク図、 第５図は第４図示の実施例の具体的構成を示すブロック
図、 第６図は第５図示のＣＰＵが処理すべき手順の一例を示
すフローチャート、 第７図および第８図は従来装置の構成を示すブロック図
である。 １・・・端子、 ２、６．２５．２６・・・最大値検出回路、３・・・最
小値検出回路、 ４・・・検出回路、 ５．１４・・・オフセット制御回路、 ７．２４・・・差動増幅器、 １１、２８・・・アナログ・デジタル変換器、１２、３
３・・・ｃｐｕ 。 １３、３４・・・メモリ、 ２７・・・サンプル・ホールド回路、 ２９・・・バッファメモリ、 ３５〜３７・・・ラッチ、 ３８〜４０・・・デジタル・アナログ変換器、Ｓ、、
Ｓ、・・・切換スイッチ。 第１図 第６図
図、 第２図は第１図示の実施例の具体的構成を示すブロック
図、 第３図は第２図示のＣＰＵが処理すべき手順！−例を示
すフローチャート、 第４図は本発明の他の実施例の基本的構成を示すブロッ
ク図、 第５図は第４図示の実施例の具体的構成を示すブロック
図、 第６図は第５図示のＣＰＵが処理すべき手順の一例を示
すフローチャート、 第７図および第８図は従来装置の構成を示すブロック図
である。 １・・・端子、 ２、６．２５．２６・・・最大値検出回路、３・・・最
小値検出回路、 ４・・・検出回路、 ５．１４・・・オフセット制御回路、 ７．２４・・・差動増幅器、 １１、２８・・・アナログ・デジタル変換器、１２、３
３・・・ｃｐｕ 。 １３、３４・・・メモリ、 ２７・・・サンプル・ホールド回路、 ２９・・・バッファメモリ、 ３５〜３７・・・ラッチ、 ３８〜４０・・・デジタル・アナログ変換器、Ｓ、、
Ｓ、・・・切換スイッチ。 第１図 第６図
Claims (1)
- 【特許請求の範囲】 １）入力信号の最大値を検出して出力する最大値検出回
路と、 前記入力信号の最小値を検出して出力する最小値検出回
路と、 前記最大値検出回路および前記最小値検出回路に一定値
の標準信号を出力する標準信号発生手段と、 前記標準信号に対する前記最大値と前記最小値とを比較
して、当該２つ値が等しくなるよう、前記最大値検出回
路と前記最小値検出回路との少なくともいずれか一方の
オフセット出力を制御するオフセット制御手段と を具えたことを特徴とする入力信号の最大値最小値検出
装置。
Priority Applications (2)
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|---|---|---|---|
| JP2277847A JP2593106B2 (ja) | 1990-10-18 | 1990-10-18 | 入力信号の最大値最小値検出装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2277847A JP2593106B2 (ja) | 1990-10-18 | 1990-10-18 | 入力信号の最大値最小値検出装置 |
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| JP2593106B2 JP2593106B2 (ja) | 1997-03-26 |
Family
ID=17589102
Family Applications (1)
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| JP2277847A Expired - Lifetime JP2593106B2 (ja) | 1990-10-18 | 1990-10-18 | 入力信号の最大値最小値検出装置 |
Country Status (2)
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