JP2512362B2

JP2512362B2 - 素子測定装置

Info

Publication number: JP2512362B2
Application number: JP3347882A
Authority: JP
Inventors: 勝久加藤; 達也室伏
Original assignee: Sony Tektronix Corp
Current assignee: Tektronix Japan Ltd
Priority date: 1991-12-03
Filing date: 1991-12-03
Publication date: 1996-07-03
Anticipated expiration: 2011-07-03
Also published as: JPH05157801A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、素子測定装置、特に印
加電圧に応じて静電容量の値が変化する素子の特性を測
定するのに好適な素子測定装置に関する。

【０００２】

【従来技術】素子測定装置、特にカーブトレーサと呼ば
れる測定器は、トランジスタ等の基本的な素子の特性を
測定するもので、その基本構成を図６に示す。試験電圧
供給回路１０は、商用電源電圧に同期した正弦波電圧を
整流した試験電圧信号を発生する。この試験電圧は電流
設定用抵抗器１６を介してトランジスタの如き被試験素
子１８の例えばコレクタに供給される。試験電圧供給回
路１０はトランジスタのコレクタに電圧を供給する場合
が多いので一般にコレクタ電圧供給回路とも呼ばれるこ
ともある。被試験トランジスタ１８の例えばベースには
バイアス供給回路２２からバイアス電圧が供給され、種
々のベース電圧を設定して素子の特性を測定出来る。被
試験トランジスタ１８のエミッタ電流は電流検出用抵抗
器２０を介して試験電圧供給回路１０に戻される。トラ
ンジスタ１８のコレクタ・エミッタ間電圧は水平軸回路
２４により検出され、トランジスタ１８のエミッタ電流
は電流検出用抵抗器２０の両端の電圧を受ける垂直軸回
路３０により検出される。水平軸回路２４の出力電圧は
ＣＲＴの如き表示器２８の水平軸を駆動し、垂直軸回路
３０の出力電圧は表示器２８の垂直軸を駆動するので、
表示器２８のスクリーン上に、被試験素子１８の電圧
（水平軸）対電流（垂直軸）の特性曲線が表示される。

【０００３】ところで、電流設定用抵抗器１６の両端に
破線で図示しているように、浮遊容量１５及び１７等が
存在し、これらの浮遊容量を介して誤差電流が流れるの
で、被試験素子１８に流れる電流以外の電流も電流検出
用抵抗器２０に流れ、これが垂直軸回路３０で検出され
て電流誤差となる。この検出電流は、浮遊容量１５及び
１７の充電時と放電時で異なる値となり、表示される特
性曲線はループを描くのでルーピング誤差と呼ばれてい
る。可変コンデンサ３１及び３３は、このルーピング誤
差を補償する為のもので、浮遊容量１５及び１７を流れ
るルーピング誤差電流を相殺する。

【０００４】

【発明が解決しようとする課題】ルーピング誤差の原因
が浮遊容量のみの場合には、上述の方法でルーピング誤
差を補償出来るが、例えば、被試験素子１８がＭＯＳＦ
ＥＴ等の場合には、被試験素子１８自身が有する静電容
量の値が印加される電圧に伴って大幅に変化するので、
極めて大きなルーピング誤差が発生し、浮遊容量に起因
する誤差を補償してもルーピングの全体的な補償は全く
出来なくなる。図７は、代表的なＭＯＳＦＥＴの等価回
路であって、各端子間に静電容量が付加されていること
が判る。図８は、ドレイン・ソース間容量Ｃdsの変化曲
線であり、ドレイン・ソース間電圧の変化に応じて特に
５ボルト以下の低電圧領域で大幅に容量値が変化するこ
とが判る。

【０００５】このような大幅な静電容量の変化に起因し
て、仮え被試験素子１８自体に電流が流れないオフ状態
のバイアス条件下でも相当に大きなルーピングが発生す
るので、被試験素子１８への印加電圧を上昇させた際に
急激に電流が流れるブレークダウン現象の種々の特性、
例えばハード特性、ソフト特性と呼ばれる電流変化の急
峻性及びブレークダウン電圧のドリフト特性等を正確に
測定したい場合に極めて邪魔になる。

【０００６】従って、本発明の目的は、印加電圧に応じ
て静電容量が変化する被試験素子の試験に際してその静
電容量の変化に起因するルーピング誤差を排除出来る素
子測定装置を提供することである。

【０００７】

【課題を解決する為の手段】本発明は、被試験素子１８
に試験電圧を供給する試験電圧供給回路１０と、被試験
素子の両端間の電圧を測定する第１電圧測定回路２４
と、被試験素子１８に直列接続された電流検出用抵抗器
２０と、この電流検出用抵抗器２０の両端間の電圧を測
定する第２電圧測定回路３０と、これら第１及び第２電
圧測定回路の夫々の出力に応じて被試験素子１８の電圧
−電流特性を表示する表示手段２８とを有する素子測定
装置を基本構成とするものであり、更に、被試験素子の
両端間の電圧に応じて変化する上記被試験素子の静電容
量の影響を相殺する補償信号を発生する補償信号発生回
路３２を備えたものである。

【０００８】

【実施例】図１は、本発明に係る一実施例の構成を示す
ブロック図である。図６の従来例のブロックに対応する
ものには同じ参照番号を付しており、これらの対応ブロ
ックの動作は従来のものと同様であるので説明を省略す
る。ＤＵＴ（被試験素子）１８の両端に供給される試験
電圧は、水平軸回路２４の外に補償信号発生回路３２に
も供給される。この補償信号発生回路３２は、詳細に後
述するように、被試験素子１８の両端間静電容量の印加
電圧に応じた補償信号を発生する。この補償信号は加算
器３４に入力され、垂直軸回路３０の出力電圧と加算さ
れるので、加算器３４の出力電圧は、ＤＵＴ１８の両端
間静電容量の変化に起因する影響が補償されていること
に留意されたい。ＤＵＴ１８の両端電圧値を表す水平軸
回路２４の出力電圧とＤＵＴ１８の補償された電流値を
表す加算器３４の出力弾圧がデジタイザ３６でデジタル
値に変換され、電圧対電流の波形データが波形メモリ３
８に記憶される。この波形メモリ３８から読み出された
データは、周知の表示コントローラ４０を介してＣＲＴ
の如き表示器２８のスクリーンに表示される。

【０００９】図１の装置の機能及び動作を制御するのは
ＭＰＵ（マイクロ・プロセッサ・ユニット）４２であ
る。ＭＰＵ４２は、制御及びデータ・バス４４を介して
各ブロックの動作を制御する。上述のように、ＤＵＴ１
８の両端間の電圧の変化に応じてＤＵＴ１８の静電容量
は大幅に変化しても、その印加電圧に応じた補償信号が
補償新発生回路３２から出力され、垂直軸回路３０の出
力に加算されるので、ＤＵＴ１８の静電容量の変化の影
響が相殺され、表示器２８のスクリーン上に表示される
特性曲線からルーピング誤差を実質的に排除することが
可能になる。なお、図６に示したような浮遊容量の影響
を補償する従来のルーピング補償用コンデンサを従来通
り設けても良いことは勿論である。但し、補償信号発生
回路３２がＤＵＴ１８が固有に有する静電容量の変化の
影響と、素子特性測定装置の回路の浮遊容量の影響の総
和を補償する場合には、従来のような浮遊容量の補償回
路は不必要となる。実際に、補償信号発生回路３２によ
り浮遊容量の影響も一緒に補償することは容易である。

【００１０】図２は、図１の補償信号発生回路３２の好
適実施例の構成を示すブロック図である。試験電圧供給
回路１０からＤＵＴ１８に供給される試験電圧が補償信
号発生回路の入力緩衝増幅器５０の非反転入力端に供給
される。この緩衝増幅器５０の出力電圧Ｖ１は、３つの
経路を介して反転加算増幅器を構成する演算増幅器５２
の反転入力端に供給される。第１の経路は、演算増幅器
５４を介して可変抵抗器ＶＲ１に至る回路であり、第２
の経路は、第１の経路と同様の構成であって演算増幅器
５６を介して可変抵抗器ＶＲ２に至る回路であり、第３
の経路は、可変抵抗器ＶＲ３に直接接続された回路であ
る。

【００１１】第１の経路の演算増幅器５４の出力端と反
転入力端間には、抵抗器Ｒ１及びダイオードＤ１の直列
回路並びにダイオードＤ２が接続されている。演算増幅
器５４の反転入力端は、抵抗器Ｒ２を介して可変抵抗器
ＶＲ４の摺動端子に接続されると共に抵抗器Ｒ３を介し
て入力緩衝増幅器５０の出力端にも接続されている。演
算増幅器５４の非反転入力端は接地されている。可変抵
抗器ＶＲ４の一端は接地され、他端は固定抵抗器Ｒ４を
介して負電圧源−Ｖccに接続されているので、ＶＲ４の
摺動端子の電圧は負であり、−Ｖ２と表す。緩衝増幅器
５０の出力電圧と可変抵抗器ＶＲ４の摺動端子電圧の和
が負のとき、ダイオードＤ１は逆方向にバイアスされて
遮断され、ダイオードＤ２は順方向にバイアスされて導
通する。よって、ダイオードＤ１に電流は流れず、ダイ
オードＤ１と抵抗器Ｒ１との接続点の電位は略０ボルト
になる。なお、ダイオードＤ２の導通により演算増幅器
５４の出力電圧を約０．６ボルトにクランプさせ、正の
飽和電圧にさせないようにして応答を速くしている。次
に、入力緩衝増幅器５０の出力電圧が上昇し、この電圧
とＶＲ４の摺動端子の電圧の和が正になると、ダイオー
ドＤ１が順方向にバイアスされて導通し、ダイオードＤ
２が逆方向にバイアスされて遮断されるので、演算増幅
器５４を含む第１経路の回路は、通常の反転加算回路と
して機能するので、抵抗器Ｒ１とダイオードＤ１との間
の接続点電圧は、入力緩衝増幅器５０の出力電圧Ｖ１と
可変抵抗器ＶＲ４の摺動端子電圧−Ｖ２との和に比例し
た電圧値となる。可変抵抗器ＶＲ４の摺動端子の位置を
調整すれば、経路１の回路の動作点を任意に調整するこ
とが出来る。

【００１２】第２の経路は、第１の経路の回路構成と同
じなので説明を省略する。この第２の経路の回路の動作
点も可変抵抗器ＶＲ５の摺動端子電圧−Ｖ３を調整する
ことにより任意に選択出来る。上述のように、演算増幅
器５２と可変抵抗器ＶＲ１、ＶＲ２、ＶＲ３及びＶＲ６
によって利得可変型の反転加算増幅器が構成されてい
る。上述の第１〜第３の経路の出力電圧が夫々可変抵抗
器ＶＲ１〜ＶＲ３の入力端に供給され、各経路毎に利得
が最適調整された上に加算される。この加算出力がアナ
ログ乗算回路５８の第１入力端に供給される。

【００１３】上述の第１〜第３の経路を含む回路は、一
般に折れ線近似回路と呼ばれる周知の回路であって、可
変抵抗器の摺動端子電圧−Ｖ２及び−Ｖ３が区分動作点
となり、他の可変抵抗器ＶＲ１、ＶＲ２、ＶＲ３及びＶ
Ｒ６の調整と協同して折れ線近似により所望の出力電圧
波形を発生することが出来る。経路の数をもっと増加す
れば、折れ線近似の区分動作点の数が増加するので、更
に滑らかな所望折れ線近似電圧波形を得ることが可能で
あるが、調整箇所が増えて調整作業が煩雑になる。

【００１４】図２の回路には更に第４の経路として、試
験電圧入力を受ける緩衝増幅器６０とこの出力電圧を受
け、上述の第１〜第３の経路の折れ線近似出力電圧との
位相調整を行う移相器６２を含んでいる。移相器６２の
出力電圧はアナログ乗算回路５８の第２入力端に供給さ
れる。乗算回路５８の出力電圧は、第１及び第２入力端
の入力電圧を乗算したものであって、ＤＵＴ１８の静電
容量を流れる電流と回路の浮遊容量を流れる電流の和に
比例した補償電圧になるので、ＤＵＴ１８の印加電圧に
応じた静電容量の変化と回路の固定の浮遊容量の両方に
起因するルーピング誤差をまとめて補償出来る。この図
２の回路を用いてルーピングを補償するには、先ず、バ
イアス供給回路２２によってＤＵＴ１８を遮断状態に設
定し、試験電圧をＤＵＴ１８に供給し、表示器２８上に
表示されたルーピング曲線を監視しながら可変抵抗器Ｖ
Ｒ１〜ＶＲ６を調整してルーピング誤差を最少にすれば
良い。

【００１５】図３は、図１の補償信号発生回路３２の他
の実施例の構成を示すブロック図である。この実施例で
はＭＰＵ４２の制御により自動的に補償電圧信号が得ら
れるので図２の回路の場合のような手動調整は不要とな
る。ＤＵＴ１８に供給される試験電圧に比例する信号が
緩衝増幅器６４の入力端に供給される。緩衝増幅器６４
の出力電圧は、乗算用ＤＡＣ（デジタル・アナログ変換
器）６６のアナログ基準電圧入力端に供給される。乗算
用ＤＡＣ６６のデジタル入力端には、制御及びデータ・
バス４４を介してＭＰＵ４２からデジタル補償データが
供給されるので、乗算用ＤＡＣ６６の出力端からは、Ｄ
ＵＴ１８に供給されるアナログ試験電圧とデジタル補償
データとの乗算アナログ電圧が補償信号出力として得ら
れる。以上のように構成すれば、オペレータの手を煩わ
すことなくＭＰＵ４２が自動的にルーピング補償を行う
ことが出来る。

【００１６】図４は、ＤＵＴ１８が遮断状態にバイアス
されているにもかかわらずルーピング誤差が発生した場
合に表示器２８上に表示される特性曲線の例を模式的に
表した図である。なお、実際のルーピング波形は、図４
の如き対称な楕円曲線になるとは限らない。図１のデジ
タイザ３６は、ＤＵＴ１８の両端間電圧を表す水平軸回
路２４の出力電圧を順次デジタイズするのと同時にＤＵ
Ｔ１８の電流を表す加算器３４の出力電圧も順次デジタ
イズする。これらデジタル値に変換された電圧値データ
及び電流値データは、夫々１対の座標データとして波形
メモリ３８に記憶される。今、波形データがアドレス１
〜２ｍまでの２ｍ個の座標データとして記憶されている
とすると、アドレス１〜ｍまでのｍ個の波形データは、
試験電圧信号が０ボルトから最大値に達するまでの前半
周期間に対応し、アドレスｍ＋１〜２ｍまでのｍ個の波
形データは、試験電圧信号が最大値から０ボルトまで降
下する後半周期間に対応する。アドレスｋのときの電圧
値をＶk、電流値をＩkと表し、その時点の補償用静電容
量に対応する補償データをＣkと表す。

【００１７】図５は、図３の補償信号発生回路を用いて
自動補償動作をＭＰＵ４２が実行するときの補償ルーチ
ンの実施例の手順を示す流れ図である。先ず、ＤＵＴ１
８を遮断状態にするようにバイアス調整回路２２を設定
する（ステップＡ）。次にｋの値を１に設定（ステップ
Ｂ）した後、補償データＣk（即ち、Ｃ1）を初期値に設
定する（ステップＣ）。次に、補償データＣkを用いて
補償測定データＩk及びＶkを取り込む（ステップＤ）。
次のステップＥでは、ルーピング誤差が許容範囲以内か
否かを判断する為に｜Ｉk｜＜εの比較を行う。εの値
は、所望許容範囲に応じて選択出来る微小値である。こ
こでノーと判断されると、ＤＵＴ１８が遮断状態なのに
静電容量を介して許容値を超える電流が流れていること
を意味するので、ステップＦで補償データＣkを所定量
だけ変化させた後ステップＤに戻り、ステップＥでイエ
スと判断されるまで処理を繰り返す。ステップＥでイエ
スと判断されると、ステップＧでＣk（このときはＣ1）
をＭＰＵ４２の主記憶メモリに記憶する。ステップＨで
ｋがアドレスの最終値２ｍに達したか否かを判断し、ノ
ーであれば、ステップＩでｋの値をインクリメントす
る。その後、ステップＪで新しいＣkの初期値を直前の
値であるＣk-1に基づいて次式より計算する。Ｃk＝（Ｉk-1・Δｔ＋Ｃk-1・Ｖk-1）／Ｖk (１) ここで、Δｔは、デジタイザのクロック周期である。な
お、この式(１)は、時点ｋ及びｋ−１における補償用静
電容量、印加電圧及び蓄積電荷の基本式と、電流の定義
式から求められるものである。

【００１８】その後、ステップＤに戻り、新たなアドレ
スｋについて上述と同様の動作を実行し、ステップＨで
イエスと判断されるまで順次ｋをインクリメントしなが
ら同様の処理を繰り返す。ステップＨでイエスと判断さ
れると、メモリに記憶された全補償データＣ1,・・・,Ｃ2m
を読出し、順次乗算用ＤＡＣ６６に供給して補償測定デ
ータを波形メモリ３８に取り込む。次のステップＬで波
形データを読出して表示器２８に表示する。なお、上述
の動作は、ＤＵＴ１８がブレークダウンを起こさない最
大の電圧範囲で行うべきである。この為にＭＰＵ４２
は、ＤＵＴに供給する試験電圧を最適制御する必要があ
るが、｜Ｖk−Ｖk-1｜＜δ（微小値）の条件を判定する
ことにより容易にブレークダウンを検出出来る。

【００１９】以上本発明の好適実施例について説明した
が、本発明はここに説明した実施例のみに限定されるも
のではなく、本発明の要旨を逸脱することなく必要に応
じて種々の変形及び変更を実施し得ることは当業者には
明らかである。

【００２０】

【発明の効果】本発明の素子測定装置は、印加される電
圧に伴って静電容量の値が大幅に変化するようなＭＯＳ
ＦＥＴの如き被試験素子のルーピング誤差を補償するこ
とが可能である。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】図１の補償信号発生回路の一実施例を示すブロ
ック図である。

【図３】図１の補償信号発生回路の他の実施例を示すブ
ロック図である。

【図４】ＤＵＴが遮断状態のときに発生するルーピング
誤差の表示例を模式的に示した図である。

【図５】図３の実施例の制御に好適な処理手順の一実施
例を示す流れ図である。

【図６】従来の素子測定装置の構成例を示すブロック図
である。

【図７】代表的なＭＯＳＦＥＴの等価回路図である。

【図８】代表的なＭＯＳＦＥＴのドレイン・ソース間の
静電容量Ｃdsのドレイン・ソース間電圧に対する変化を
表す特性曲線である。

【符号の説明】

１０試験電圧供給回路１８被試験素子（ＤＵＴ）２４第１電圧検出回路（水平軸）２８表示器３０第２電圧検出回路（垂直軸）３２補償信号発生回路３４加算器３６デジタイザ３８波形メモリ４２マイクロ・プロセッサ（ＭＰＵ）

Claims

(57)【特許請求の範囲】

【請求項１】被試験素子に試験電圧を供給する試験電
圧供給回路と、上記被試験素子の両端間の電圧を測定す
る第１電圧測定回路と、上記被試験素子に直列接続され
た電流検出用抵抗器と、該電流検出用抵抗器の両端間の
電圧を測定する第２電圧測定回路と、上記第１及び第２
電圧測定回路の夫々の出力に応じて上記被試験素子の電
圧−電流特性を表示する表示手段とを有する素子測定装
置において、上記被試験素子の両端間の電圧に応じて変化する上記被
試験素子の静電容量の影響を相殺する補償信号を発生す
る補償信号発生回路と、上記補償信号を上記第２電圧検出回路の出力信号に加算
する加算器とを備えることを特徴とする素子測定装置。