JPS5931011B2 - 半導体集積線形回路の入力オフセツト電圧測定方法 - Google Patents
半導体集積線形回路の入力オフセツト電圧測定方法Info
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- JPS5931011B2 JPS5931011B2 JP51140858A JP14085876A JPS5931011B2 JP S5931011 B2 JPS5931011 B2 JP S5931011B2 JP 51140858 A JP51140858 A JP 51140858A JP 14085876 A JP14085876 A JP 14085876A JP S5931011 B2 JPS5931011 B2 JP S5931011B2
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- semiconductor integrated
- integrated linear
- linear circuit
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- Measurement Of Resistance Or Impedance (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積線形回路の入力オフセット電圧測定
に関するものである。
に関するものである。
従来の半導体集積線形回路、特にオペアンプ、コンパレ
ータ等の入力オフセット電圧測定方法は第１図に示すよ
うな原理構成になつていた。
ータ等の入力オフセット電圧測定方法は第１図に示すよ
うな原理構成になつていた。
すなわち、被測定体（以下ＤＵＴと称す）１の非反転入
力端子は抵抗Ｒｓｌを通して接地され、反転入力端子は
抵抗Ｒｓ２を通して接地される。ＤＵＴ１の出力端子は
反転入力端子を直接接地したバッファアンプ２の非反転
入力端子に接続される。バッファアンプ２の出力は抵抗
Ｒｆを介してＤＵＴ１の反転入力端子に接続され、負帰
還回路を形成している。第１図において、ＤＵＴＩの入
力オフセット電流をＩｉｏとし、Ｒｆ〉Ｒｓ２とすれば
バッファアンプの出力ＶＬは式旧 ＶＬ■□・（Ｉｉｏ×Ｒｓ２＋Ｖｉｏ）で示される。
力端子は抵抗Ｒｓｌを通して接地され、反転入力端子は
抵抗Ｒｓ２を通して接地される。ＤＵＴ１の出力端子は
反転入力端子を直接接地したバッファアンプ２の非反転
入力端子に接続される。バッファアンプ２の出力は抵抗
Ｒｆを介してＤＵＴ１の反転入力端子に接続され、負帰
還回路を形成している。第１図において、ＤＵＴＩの入
力オフセット電流をＩｉｏとし、Ｒｆ〉Ｒｓ２とすれば
バッファアンプの出力ＶＬは式旧 ＶＬ■□・（Ｉｉｏ×Ｒｓ２＋Ｖｉｏ）で示される。
ここでＤＵＴＩのＩｉｏが小さ〈無視できれば、入力オ
フセット電圧（以下Ｖｉｏと称す）は式Ｖｉｏ■仲 ・
ＶＬで表わされ■。が測定できることは周知の如くで
ある。しかし上述の抑症方法は広帯域オペアンプ、高速
コンパレータ等のようなりＵＴに適用すると極めて発振
しやすく、安定な測定を困難とする等の欠点があつた。
フセット電圧（以下Ｖｉｏと称す）は式Ｖｉｏ■仲 ・
ＶＬで表わされ■。が測定できることは周知の如くで
ある。しかし上述の抑症方法は広帯域オペアンプ、高速
コンパレータ等のようなりＵＴに適用すると極めて発振
しやすく、安定な測定を困難とする等の欠点があつた。
本発明の目的はこのような点に鑑みなされたもので安定
かつ精度よく測定し得る入力オフセット電圧測定方法を
提供するものである。
かつ精度よく測定し得る入力オフセット電圧測定方法を
提供するものである。
本発明によれば、ＤＵＴに正帰還を施こし、ヒステリシ
スをもたせる手段と、このヒステリシスをキャンセルす
る電圧の印加手段と、時間的に変化する電圧を印加する
手段を有し、ＤＵＴの出力電圧が規定電圧に等しくなつ
た時の時間的に変化する電圧を測定することを特徴とす
る半導体線形回路の入力オフセット電圧測定方法が得ら
れる。
スをもたせる手段と、このヒステリシスをキャンセルす
る電圧の印加手段と、時間的に変化する電圧を印加する
手段を有し、ＤＵＴの出力電圧が規定電圧に等しくなつ
た時の時間的に変化する電圧を測定することを特徴とす
る半導体線形回路の入力オフセット電圧測定方法が得ら
れる。
第２図は本発明の一実施例を示すブロック図であり、同
図において、ＤＵＴＩに正帰還回路３を形成する一方、
この回路により生ずる正帰還電圧を、電圧設定回路４に
より補正し、傾斜電圧発生回路５から、時間的に変化す
る傾斜電圧をＤＵＴ１に印加し、これによりＤＵＴ１の
出力が基準電圧設定回路６の規定電圧と比較器７で比較
され、規定値に達したならば上記傾斜電圧の変化を止め
、その電圧を電圧測定回路８で計測することにより半導
体集積線形回路のＶｉｏを測定するものである。次にコ
レパレータのＶｉｏ測定を例にとつて説明する。
図において、ＤＵＴＩに正帰還回路３を形成する一方、
この回路により生ずる正帰還電圧を、電圧設定回路４に
より補正し、傾斜電圧発生回路５から、時間的に変化す
る傾斜電圧をＤＵＴ１に印加し、これによりＤＵＴ１の
出力が基準電圧設定回路６の規定電圧と比較器７で比較
され、規定値に達したならば上記傾斜電圧の変化を止め
、その電圧を電圧測定回路８で計測することにより半導
体集積線形回路のＶｉｏを測定するものである。次にコ
レパレータのＶｉｏ測定を例にとつて説明する。
第３図において、ＤＵＴＩの出力から抵抗Ｒｓｌを介し
て接地した非反転入力端子に抵抗Ｒｆｌを介して接続し
た正帰還回路３を形成し、電圧設定回路４から反転人力
端子に抵抗Ｒｆ２とＲＳ２で分圧した電圧が上記正帰還
電圧Ｖｐと等しくなるような電圧を印加する。
て接地した非反転入力端子に抵抗Ｒｆｌを介して接続し
た正帰還回路３を形成し、電圧設定回路４から反転人力
端子に抵抗Ｒｆ２とＲＳ２で分圧した電圧が上記正帰還
電圧Ｖｐと等しくなるような電圧を印加する。
さらに、傾斜電圧発生回路５からＤＵＴｌの反転入力端
子に時間的に変化する傾斜電圧、２＋Ｖｅ″から２−Ｖ
ｅ″（又は−Ｖｅから＋Ｖｅ）、を抵抗Ｒｍと抵抗ＲＳ
２で分圧して印加すれば、この電圧ＶｍがＶｉＯと等し
い異符号の電圧をよぎるとＤＵＴｌの出力電圧は７一Ｖ
Ｏ″から２＋ＶＯ箕又は２＋ＶＯ″から２−ＶＯ″）に
変化する。この様子は第４図に入出力伝達特性として示
される。ＤＵＴｌの出力電圧は、予じめ基準電圧発生回
路６により設定した規定値、すなわち第４図ＤＵＴの特
性図の＋ＶＯと−ＶＯとの間で任意に選ばれた出力電圧
Ｖａと比較器７で比較され、規定値Ｖａに達したならば
前記傾斜電圧の変化を止め、電圧測定回路８において計
測した電圧Ｖｍは式Ｖｍ＝ＶｉＯ（１＋甘？ソ）で示さ
れ、Ｒｎｌ＞ＲＳ２とすると、コンパレータのＶｉＯは
式ＶｉＯ＝一Ｖｍｘ下１Ｌで表わされ、ＶｉＯの測定が
可能Ｒｍである。
子に時間的に変化する傾斜電圧、２＋Ｖｅ″から２−Ｖ
ｅ″（又は−Ｖｅから＋Ｖｅ）、を抵抗Ｒｍと抵抗ＲＳ
２で分圧して印加すれば、この電圧ＶｍがＶｉＯと等し
い異符号の電圧をよぎるとＤＵＴｌの出力電圧は７一Ｖ
Ｏ″から２＋ＶＯ箕又は２＋ＶＯ″から２−ＶＯ″）に
変化する。この様子は第４図に入出力伝達特性として示
される。ＤＵＴｌの出力電圧は、予じめ基準電圧発生回
路６により設定した規定値、すなわち第４図ＤＵＴの特
性図の＋ＶＯと−ＶＯとの間で任意に選ばれた出力電圧
Ｖａと比較器７で比較され、規定値Ｖａに達したならば
前記傾斜電圧の変化を止め、電圧測定回路８において計
測した電圧Ｖｍは式Ｖｍ＝ＶｉＯ（１＋甘？ソ）で示さ
れ、Ｒｎｌ＞ＲＳ２とすると、コンパレータのＶｉＯは
式ＶｉＯ＝一Ｖｍｘ下１Ｌで表わされ、ＶｉＯの測定が
可能Ｒｍである。
上述の事項から明らかのように、本発明によればＤＵＴ
が極めて発振しやすいものであつても、正帰還を施こし
てあるので安定状態になつており、発振等の必配はなく
又時間的な傾斜電圧はＤＵＴのＶｉＯの規格範囲により
、フルスケール電圧を小さくとれば同一測定時間であつ
てもより高精度な測定が可能である。
が極めて発振しやすいものであつても、正帰還を施こし
てあるので安定状態になつており、発振等の必配はなく
又時間的な傾斜電圧はＤＵＴのＶｉＯの規格範囲により
、フルスケール電圧を小さくとれば同一測定時間であつ
てもより高精度な測定が可能である。
又傾斜電圧はデイジタル信号により変化するステツプ電
圧、例えばデイジタル・アナログコンバータ等を用いて
もよい。
圧、例えばデイジタル・アナログコンバータ等を用いて
もよい。
第１図は従来の半導体集積線形回路の入力オフセツト電
圧測定方法の一例を示す原理図、第２図は本発明のプロ
ツク図、第３図は本発明の実施例第４図はコンパレータ
の入出力電圧伝達特性をそれぞれ示す。 １・・・被測定体、２・・・バツフアアンプ、３・・・
正帰還回路、４・・・電圧設定回路、５・・・傾斜電圧
発生回路、６・・・基準電圧設定回路、７・・・比較器
、８・・・電圧測定回路。
圧測定方法の一例を示す原理図、第２図は本発明のプロ
ツク図、第３図は本発明の実施例第４図はコンパレータ
の入出力電圧伝達特性をそれぞれ示す。 １・・・被測定体、２・・・バツフアアンプ、３・・・
正帰還回路、４・・・電圧設定回路、５・・・傾斜電圧
発生回路、６・・・基準電圧設定回路、７・・・比較器
、８・・・電圧測定回路。
Claims (1)
- １ 半導体集積線形回路の非反転入力に正帰還を施こし
、かつ反転入力に前記帰還電圧と等しい電圧を印加する
手段と、時間的な傾斜電圧を印加する手段と、前記半導
体集積線形回路の出力電圧を規定の電圧と比較する手段
とを有し、前記出力電圧が前記規定の電圧になつた時、
前記傾斜電圧を測定するようにしたことを特徴とする半
導体集積線形回路の入力オフセット電圧測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51140858A JPS5931011B2 (ja) | 1976-11-22 | 1976-11-22 | 半導体集積線形回路の入力オフセツト電圧測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51140858A JPS5931011B2 (ja) | 1976-11-22 | 1976-11-22 | 半導体集積線形回路の入力オフセツト電圧測定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5365766A JPS5365766A (en) | 1978-06-12 |
| JPS5931011B2 true JPS5931011B2 (ja) | 1984-07-30 |
Family
ID=15278367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51140858A Expired JPS5931011B2 (ja) | 1976-11-22 | 1976-11-22 | 半導体集積線形回路の入力オフセツト電圧測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5931011B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148823U (ja) * | 1987-03-19 | 1988-09-30 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI252944B (en) | 1999-07-14 | 2006-04-11 | Nec Lcd Technologies Ltd | Flat panel display device |
-
1976
- 1976-11-22 JP JP51140858A patent/JPS5931011B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148823U (ja) * | 1987-03-19 | 1988-09-30 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5365766A (en) | 1978-06-12 |
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