JPH1138102A - 集積回路の雑音の計測装置及びその駆動方法 - Google Patents

Abstract

(57)【要約】 【課題】集積回路の雑音計測装置において、サンプル／
ホールド形の回路でのクロックの立上りと立下りエッジ
に検出された雑音の検出特性を独立して把握できるよう
にする。 【解決手段】集積回路と集積回路上のサンプル／ホール
ド形の回路を駆動するクロックのパルス幅を調整する手
段とその出力から雑音値を算出する処理手段により、ク
ロックのパルス幅を変化させて雑音の影響を検出し、そ
の立上りあるいは立下りエッジの雑音を選択的に検出す
ることで雑音の検出特性を独立して計測する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は集積回路におけるデ
ジタル回路の発生する雑音について、その検出方法と装
置構成及び、その検出特性の解析手法に関する。

【０００２】

【従来の技術】大規模かつ高機能の集積回路の構築に
は、高感度のサンプリング回路のオンチップ化が求めら
れている。この際、サンプル／ホールド形の回路ではデ
ジタル回路が発生した高周波のスイッチング雑音の影響
により特性が劣化する問題がある。この問題を解決する
ためには、デジタル回路の発生する雑音の大きさを把握
すると共にサンプル／ホールド形の回路の雑音の検出特
性を調べる必要がある。これまでに、基板雑音の影響を
計測する方法として、デジタル回路のクロック動作によ
り発生した雑音を同一チップ上のチョッパ形電圧比較器
を用いて、位相差を調整することにより等価サンプリン
グ技術により計測する手段が提案されている。

【０００３】これを図１のチョッパ形電圧比較器及び図
２のそのタイミング図により簡単に説明する。チョッパ
形電圧比較器１はサンプル／ホールド回路動作に基づく
電圧比較器であり、入力電圧Ｖ１と参照電圧Ｖ２を比較
して高／低レベルのデジタル値を出力する回路である。
まず、オートゼロスイッチ４が図２のφ１により閉じた
オートゼロ期間ではスイッチ２を介してＶ１が入力され
容量５Ｃ１に値が保持される（Ｔ１）。続く比較期間に
はオートゼロスイッチは開放状態となりスイッチ３を介
してＶ２が入力され、保持されたＶ１とＶ２の差電圧が
インバータアンプ６により増幅される。この値は、増幅
回路７により増幅されてラッチ回路８にて保持されて
（Ｔ２）、最終的に高／低レベルのデジタル値となる。
ここで、基板雑音が存在すると、これが基板バイアス端
子Ｖsub を介してチョッパ形電圧比較器に伝達される。
この雑音は、デジタル回路のスイッチング動作時に発生
し、そのクロックに従い図２のような周期的な雑音波形
９となる。ここで、デジタルクロックと電圧比較器のク
ロックの周期を等しく設定すると、電圧比較器の各立上
りエッジは雑音波形の値が等しい点に一致するため、同
一の雑音の影響を受ける。この影響は、等価的に電圧比
較器の２つの入力電圧Ｖ１，Ｖ２の比較誤差となって現
われる。従って、逆に雑音の影響を打ち消すようにＶ１
あるいはＶ２を調整しつつ比較動作を繰り返すと、電圧
比較器の分布からその点での雑音の影響Ｖｓ１を求める
ことができる。さらに、電圧比較器のクロックの位相を
少しずつ（ｄｔ）ずらして黒丸で示す各サンプリング点
において電圧比較器の出力分布を計測することにより、
雑音の等価サンプリング波形を求めることができる。こ
のような方法は特開平7−133181 号などに記載されてい
る。

【０００４】

【発明が解決しようとする課題】一般にサンプル／ホー
ルド形の回路では複数の時間タイミングで雑音が検出さ
れる。図１に示したチョッパ形電圧比較器の場合、基板
雑音の影響は電圧比較器の１回の動作の中で図２のオー
トゼロ／比較切替時Ｔ１と比較結果取り込み時Ｔ２に検
出される。Ｔ１，Ｔ２における雑音の影響をそれぞれＶ
ns（Ｔ１），Ｖns（Ｔ２）とすると、電圧比較器１回の
動作（Ｖ２−Ｖ１）において検出される雑音Ｖｎは数１
で表される。

【０００５】

【数１】 Ｖｎ＝−ａ・Ｖns（Ｔ１）＋ｂ・Ｖns（Ｔ２） …（数１） ここで、ａ，ｂは各検出タイミングＴ１，Ｔ２における
検出利得を表す係数である。

【０００６】このため、従来の方法ではＴ１とＴ２のタ
イミングに検出された雑音の影響が重ね合わされて検出
され雑音波形の再生が容易にできないという問題や、Ｔ
１，Ｔ２の雑音検出特性を独立して把握できないという
問題がある。

【０００７】本発明の目的は、上記のような問題を解決
しサンプル／ホールド形の回路における基板雑音の検出
特性を計測するための装置と方法及び、その検出特性を
解析的に調べる方法を提供することである。

【０００８】

【課題を解決するための手段】上記目的を達成するため
本発明の装置は、集積回路の基板雑音の計測装置は、集
積回路と集積回路上のサンプル／ホールド形の回路、例
えばチョッパ形電圧比較器を駆動するクロックのパルス
幅を調整する手段とその回路の出力から雑音値を算出す
る処理手段により構成される。クロックのパルス幅を変
化させて雑音の影響を検出することにより、オートゼロ
／比較切替時あるいは比較結果取り込み時の雑音の影響
を選択的に調べることができる。

【０００９】

【発明の実施の形態】まず、本発明の第１の実施例を図
３により説明する。ここでは基板に伝達される雑音とし
て正弦波を考え、チョッパ形電圧比較器により雑音を検
出する場合について説明する。雑音の周期を電圧比較器
のクロック周波数の偶数倍とすれば、電圧比較器はその
クロックのパルス幅が５０％のときにオートゼロ／比較
切替時Ｔ１と比較結果取り込み時Ｔ２で等しい雑音の影
響を受ける。

【００１０】ここでまず、Ｔ１での雑音の検出方法を説
明する。電圧比較器のクロックの高レベルとなるパルス
幅を時間刻み幅ｄｔを小さくすると、雑音の検出点Ｔ１
がｔ１からｔ２へ等価的に移動する。このときクロック
の周期は一定のため、他方の検出点Ｔ２は移動せず、Ｔ
２では常に等しいｔ１′での雑音の影響が検出される。
この結果、Ｔ２における雑音の影響はオフセット電圧と
なる。さらにパルス幅をｄｔずつ変化させると、Ｔ１に
おける雑音の影響を選択的に検出することができる。

【００１１】Ｔ２での雑音の検出方法についても同様
に、クロックの低レベルとなるパルス幅をｄｔ小さくす
ると、雑音の検出点Ｔ２が等価的にｔ１′からｔ２′へ
移動し、Ｔ１では常に等しいｔ１での影響が検出される
ため、Ｔ２における雑音の影響を選択的に検出すること
ができる。ここでは、パルス幅を５０％の点から小さく
する方向でサンプリングを行う場合について説明した
が、パルス幅をｄｔずつ大きくしても同様に雑音の影響
を検出することができる。

【００１２】次に、本実施例を行うための雑音の計測装
置の構成を図４に示す。雑音の計測装置１０はクロック
発生回路１１，クロックのパルス幅調整回路１２，集積
回路１３，参照電圧制御回路１４，データ収集装置１
５，解析装置１６，表示装置１７により構成される。集
積回路１３は少なくとも１つの雑音検出回路２０と雑音
源２１により構成される。

【００１３】雑音検出回路２０は、図１に示したチョッ
パ形電圧比較器のようなサンプル／ホールド形の回路で
ある。雑音検出回路２０はパルス幅調整回路１２より出
力されるクロックにより、駆動される。パルス幅調整回
路１２はクロック発生回路１１のクロックのパルス幅を
微小幅ｄｔずつ変化させて雑音検出回路２０の雑音検出
時点を移動することにより、Ｔ１あるいはＴ２の雑音を
選択的に検出する制御を行う。雑音源２１としては、ク
ロックで制御される同一集積回路上のデジタル回路２２
が発生する雑音が想定される。

【００１４】このデジタル回路の発生した雑音が集積回
路基板を介して雑音検出回路２０に伝達される。あるい
は、雑音の影響を雑音源駆動回路２４からチップ内部の
ガードバンド２３に入力して、基板に直接的に入力する
ことも可能である。これらの雑音源は雑音源駆動回路２
４により雑音検出回路２０の整数倍の周期のクロックに
より駆動される。参照電圧制御回路１５により入力電圧
と参照電圧を調整して雑音の影響を雑音検出回路２０で
計測する。雑音検出回路２０の出力は、データ収集装置
１５に取り込まれて、解析装置１６により雑音のサンプ
ル値が求められる。またこれを表示装置１７により、調
べることができる。

【００１５】以上の雑音計測装置１０により、雑音検出
回路２０の複数の時点で検出される雑音を分離して計測
することが可能となると共に、雑音の伝達特性を調べる
ことができる。

【００１６】次に、雑音検出回路の具体的な構成に関す
る本発明の第２の実施例を図５により説明する。雑音検
出回路２０は、電圧比較器１ａ−１ｈとクロック発生回
路２５と電圧比較器の出力制御回路２６により構成され
る。クロック制御・発生回路２５にはパルス幅調整回路
１２からクロック信号ＣＬＫが入力される。各電圧比較
器には、参照電圧Ｖ２とＶ１１からＶ１８の入力電圧が
それぞれ与えられる。各電圧比較器では入力電圧と参照
電圧を比較して高／低レベルのデジタル値を出力する。
出力制御回路２６では、各電圧比較器出力の高から低レ
ベルへの変化点を求める。

【００１７】雑音が存在しないとき、電圧比較器の出力
は入力電圧が参照電圧とほぼ等しい点で変化する。雑音
が存在する場合、その出力の変化する入力電圧値が異な
る値となり、このときの入力電圧と参照電圧の差が等価
入力雑音である。

【００１８】クロック信号のパルス幅をパルス幅調整回
路１２により、順次変化して雑音の影響を検出すること
により、複数の時点での雑音の影響を検出し、雑音波形
を再生することが可能となる。

【００１９】上記実施例により実際に検出された雑音を
図６に示す。実験では、集積回路の基板に１８０ＭＨｚ
の正弦波を入力した際の雑音を計測した。パルス幅を調
整して正弦波１周期にわたり計測を行った結果、オート
ゼロ／比較切替時Ｔ１における雑音３０と比較結果取り
込み時Ｔ２における雑音３１の影響がそれぞれ独立に計
測された。なお、検出された雑音の振幅，位相が異なる
のは、数１に示したＴ１，Ｔ２における検出利得ａ，ｂ
が異なるためである。以上のように本発明により、複数
の時点での雑音の影響を独立して検出することが可能で
ある。

【００２０】また、上記の実施例では雑音検出回路がチ
ョッパ形電圧比較器により構成される場合について示し
たが、サンプル／ホールド形の回路により構成されるア
ナログ／デジタル変換器などにも応用可能である。

【００２１】以上の実施例では、具体的な回路を用いて
集積回路の評価を行う場合について示したが、この計測
方法を用いて雑音を検出する回路の特性をシミュレーシ
ョンにより評価することも可能である。このための本発
明の第３の実施例を図７のフローチャートにより説明す
る。

【００２２】雑音の影響の解析にあたり、以下の初期設
定を行う。まず、サンプル／ホールド形の回路を駆動す
るクロックの周期Ｔとパルス幅の微小変化幅ｄｔを決
め、クロックのパルス幅の初期値をＷ０に設定する（ス
テップ７０１）。Ｗ０は、初期条件でＴ１とＴ２での雑
音の検出量をほぼ等しくするために、Ｔ／２にするのが
望ましい。また、雑音の計測時間Ｐを決定する（ステッ
プ７０２）。雑音の計測時間は、クロックのパルス幅よ
り十分短く、パルス幅がＷ０−Ｐの値の時、回路が正常
に動作する必要がある。このため、サンプル／ホールド
形の回路の駆動周期を実際の回路の仕様の許容値に対し
て十分低く設定して、余裕を持たせることにより雑音の
計測が可能となる。

【００２３】次に雑音の特性及び入力方法を設定する
（ステップ７０３，７０４）。雑音は、実験の場合と同
様にデジタル回路から発生する雑音であっても、正弦波
の様な特性が既知の波形でもよい。これらの周波数はク
ロックの整数倍とする。回路シミュレーションでは、雑
音を回路の基板バイアス端子に入力する。この際、基板
バイアス端子には雑音を直接入力することも、基板カッ
プリングシミュレータなどにより、集積回路基板を介し
て伝達される雑音を入力することも可能である。

【００２４】一般に、基板カップリングシミュレータで
は、集積回路の基板特性がモデル化されて回路シミュレ
ーションに組み入れられる。このため、回路の複数の基
板バイアス端子には、同一の雑音が入力される場合も基
板の伝達特性に従って異なる値が入力されることもあ
る。また、参照・入力電圧などの回路のほかのパラメー
タを通常の回路シミュレーションと同様に設定する（ス
テップ７０５）。

【００２５】雑音の検出特性の解析のための回路シミュ
レーションは、クロックのパルス幅を制御しながら行う
（ステップ７０６）。パルス幅をパルス幅の設定値から
ｄｔ小さい値に設定し、順次回路シミュレーションを行
う（ステップ７０７）。計測時間Ｐに到達した時点でシ
ミュレーションを終了し、必要に応じて雑音の検出結果
の保持・表示を行う（ステップ７０８，７０９）。

【００２６】このように回路シミュレーションを用いた
回路特性の解析を行うことによりＴ１あるいはＴ２での
雑音の検出特性を調べることができる。このフローチャ
ートではパルス幅を設定値から小さくする場合について
示したが、大きくして計測時間Ｐの間シミュレーション
を行うことも可能である。

【００２７】以上のように、回路シミュレーション手法
を適用することにより、検出特性を解析的に調べること
が可能となる。これにより、サンプル／ホールド形の回
路の雑音検出特性を設計段階で把握することが可能とな
る。

【００２８】上記の実施例では、集積回路上に１つの雑
音検出回路が存在する場合について述べたが、複数の回
路が存在する場合についても同様に雑音の検出特性を調
べることができる。このとき複数の雑音検出回路を同一
クロックで駆動すれば、同一クロックタイミングにおけ
る雑音の影響を調べることができるため、雑音の検出特
性を比較することができる。なお、この場合にも第３の
実施例と同様に回路シミュレーションによる解析を利用
して複数の回路の雑音の検出特性を比較することができ
る。

【００２９】

【発明の効果】集積回路上の雑音の影響を受けるサンプ
ル／ホールド形の回路を駆動するクロックのパルス幅を
調整する手段を設けて、その立上りあるいは立下りエッ
ジの雑音を選択的に検出することにより、基板雑音の検
出特性を計測することができる。また、回路シミュレー
ションにその手法を適用することにより、検出特性を解
析的に調べることが可能となる。これにより、サンプル
／ホールド形の回路の雑音検出特性を設計段階で把握す
ることが可能となる。

【図面の簡単な説明】

【図１】サンプル／ホールド形の回路の例を示す回路
図。

【図２】サンプル／ホールド形の回路の動作タイミング
図。

【図３】本発明の第１の実施例である雑音の計測方法を
説明するタイミング図。

【図４】本発明の第１の実施例の構成を示すブロック
図。

【図５】本発明の第２の実施例の構成を示すブロック
図。

【図６】本発明の第２の実施例による雑音の計測結果を
示す測定図。

【図７】本発明の第３の実施例を説明するフロー図。

【符号の説明】

１，１ａ−１ｈ…チョッパ形電圧比較器、２，３…スイ
ッチ、４…オートゼロスイッチ、５…容量、６…インバ
ータアンプ、７…増幅回路、８…ラッチ回路、９…雑音
波形、１０…雑音の計測装置、１１，１１ａ，１１ｂ…
クロック発生回路、１２，１２ａ，１２ｂ…パルス幅調
整回路、１３…集積回路、１４…参照電圧制御回路、１
５…データ収集装置、１６…解析装置、１７…表示装
置、２０…雑音検出回路、２１…雑音源、２２…デジタ
ル回路、２３…ガードバンド、２４…雑音源駆動回路、
２５…クロック発生回路、２６…出力制御回路、３０…
オートゼロ／比較切替時Ｔ１における検出雑音、３１…
比較結果取り込み時Ｔ２における検出雑音。

Claims (6)

【特許請求の範囲】
1. 【請求項１】少なくとも１つの雑音源と少なくとも１つ
   の雑音検出回路が同一基板上に作成された集積回路と、
   前記雑音検出回路を駆動するクロックのパルス幅を調整
   する手段と前記雑音検出回路の出力から雑音値を算出す
   る処理手段を持ち、前記パルス幅を調整する手段により
   クロックのパルス幅を変化させて雑音の影響を検出する
   ことにより、複数のタイミングにおける雑音の影響を選
   択的に検出することを特徴とする雑音計測装置。
2. 【請求項２】前記雑音検出回路のクロックが前記雑音源
   の整数倍の周期のクロックにより駆動されることを特徴
   とする請求項１に記載の雑音計測装置の駆動方法。
3. 【請求項３】前記雑音検出回路が少なくとも１つのサン
   プル／ホールド形の回路により構成されることを特徴と
   する請求項１に記載の雑音計測装置。
4. 【請求項４】雑音検出回路を駆動するクロックの周期，
   パルス幅の初期値，パルス幅の変化幅，雑音の計測時
   間，雑音の特性と基板への入力方法を設定し、クロック
   の周期は一定の条件の下でパルス幅をその設定値から順
   次変化させて雑音の影響を計測することを特徴とする集
   積回路の雑音の計測方法。
5. 【請求項５】雑音検出回路を駆動するクロックの周期，
   パルス幅の初期値，パルス幅の変化幅，雑音の計測時間
   を設定し雑音の特性と基板への入力方法を設定し、クロ
   ックの周期は一定の条件の下でパルス幅をその設定値か
   ら順次変化させて雑音の影響を回路シミュレーションに
   より求めることを特徴とする集積回路の雑音の計測方
   法。
6. 【請求項６】請求項４または請求項５に記載の雑音検出
   回路は、雑音源のクロックの周期の整数倍の周期で駆動
   されることを特徴とする集積回路の雑音の計測方法。