JP2815601B2 - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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Description
【発明の詳細な説明】 〔概要〕 基準電圧発生回路、特に各種トランジスタ回路や論理
回路等に必要な基準電圧を設定する最適トリミングビッ
トの検出回路に関し、 該基準電圧の設定について、LSI試験装置の試験ロジ
ック処理に依存することなく、外部から与えた設定電圧
に対して、高速、かつハード的に最適トリミングビット
を検出することを目的とし、 電圧EOを発生する電圧発生源と、前記電圧EO及び帰還
電圧Efを入力して、出力電圧EAの出力をする電圧増幅手
段と、前記出力電圧EA及び外部からの設定電圧EINの逐
次比較をし、比較情報CDを出力する電圧逐次比較手段
と、前記比較情報CDを入力して帰還制御情報FDの出力を
する帰還制御手段と、前記帰還制御情報FD及び出力電圧
EAを入力して、帰還電圧Efの出力をする帰還手段とを具
備し、前記出力電圧が、設定電圧と等しくなる最適帰還
制御情報を検出することを含み、構成する。
回路等に必要な基準電圧を設定する最適トリミングビッ
トの検出回路に関し、 該基準電圧の設定について、LSI試験装置の試験ロジ
ック処理に依存することなく、外部から与えた設定電圧
に対して、高速、かつハード的に最適トリミングビット
を検出することを目的とし、 電圧EOを発生する電圧発生源と、前記電圧EO及び帰還
電圧Efを入力して、出力電圧EAの出力をする電圧増幅手
段と、前記出力電圧EA及び外部からの設定電圧EINの逐
次比較をし、比較情報CDを出力する電圧逐次比較手段
と、前記比較情報CDを入力して帰還制御情報FDの出力を
する帰還制御手段と、前記帰還制御情報FD及び出力電圧
EAを入力して、帰還電圧Efの出力をする帰還手段とを具
備し、前記出力電圧が、設定電圧と等しくなる最適帰還
制御情報を検出することを含み、構成する。
本発明は、基準電圧発生回路、特に各種トランジスタ
回路や論理回路等に必要な基準電圧を設定する最適トリ
ミングビットの検出回路に関するものである。
回路や論理回路等に必要な基準電圧を設定する最適トリ
ミングビットの検出回路に関するものである。
近年、高集積化する半導体集積回路（LSI）装置の動
作、機能試験等の試験時間の短縮化，試験処理の高速化
の要求に伴い、LSI装置内部の改善が行われている。例
えば、スキャン回路等を導入して、試験装置の負担を軽
減している。
作、機能試験等の試験時間の短縮化，試験処理の高速化
の要求に伴い、LSI装置内部の改善が行われている。例
えば、スキャン回路等を導入して、試験装置の負担を軽
減している。
ところで、従来の基準電圧の設定については、LSIテ
スターからの試験ロジック等を基準電圧発生回路に与
え、その出力電圧を測定することによりソフト的に行わ
れている。
スターからの試験ロジック等を基準電圧発生回路に与
え、その出力電圧を測定することによりソフト的に行わ
れている。
しかし、出力電圧を逐次測定し、それと期待値データ
との比較をする処理フローを辿るため、その設定に係る
最適トリミングビットの検出に長い時間を要するという
問題がある。
との比較をする処理フローを辿るため、その設定に係る
最適トリミングビットの検出に長い時間を要するという
問題がある。
そこで、外部からの設定電圧に対して、高速、かつハ
ード的に最適トリミングビットを検出する基準電圧発生
回路の要望がある。
ード的に最適トリミングビットを検出する基準電圧発生
回路の要望がある。
第４図は、従来例の基準電圧発生回路に係る構成図で
ある。
ある。
同図において、半導体集積回路装置４の基準電圧発生
回路は、電圧発生源1,電圧増幅器2,ゲート選択回路3,帰
還抵抗R1〜R4スイッチングトランジスタT1〜T4から構成
されている。
回路は、電圧発生源1,電圧増幅器2,ゲート選択回路3,帰
還抵抗R1〜R4スイッチングトランジスタT1〜T4から構成
されている。
基準電圧ERは、次のように設定される。すなわち、LS
Iテスター５のテストデータ（論理ロジック）TSDやクロ
ック信号CLKを半導体集積回路装置４に与え、その出力
電圧をLSIテスター５に取り込み、その出力電圧を測定
し、さらにLSIテスター５の判定部5aによって、その期
待値データ（設計データ）との比較が行われる。これに
より、例えば、基準電圧ER＝2.5〔Ｖ〕設定がされる。
このときの帰還電圧Efを出力する帰還抵抗R1〜R4を選択
をしたスイッチングトランジスタT1〜T4から最適トリミ
ングビットが検出される。
Iテスター５のテストデータ（論理ロジック）TSDやクロ
ック信号CLKを半導体集積回路装置４に与え、その出力
電圧をLSIテスター５に取り込み、その出力電圧を測定
し、さらにLSIテスター５の判定部5aによって、その期
待値データ（設計データ）との比較が行われる。これに
より、例えば、基準電圧ER＝2.5〔Ｖ〕設定がされる。
このときの帰還電圧Efを出力する帰還抵抗R1〜R4を選択
をしたスイッチングトランジスタT1〜T4から最適トリミ
ングビットが検出される。
ところで、従来例によれば、基準電圧ER＝2.5［Ｖ］
を設定するために、LSIテスター５を用い、各テストパ
ターン毎にその出力電圧を測定し、期待値データと比較
をしている。
を設定するために、LSIテスター５を用い、各テストパ
ターン毎にその出力電圧を測定し、期待値データと比較
をしている。
このため、基準電圧ERの設定に係る処理時間が長くな
る。これにより、１つの半導体集積回路装置に対する試
験装置の占有時間が長くなり他の試験に悪影響を与えた
り、その処理効率が低下し、LSI試験のコストアップを
招くという問題がある。
る。これにより、１つの半導体集積回路装置に対する試
験装置の占有時間が長くなり他の試験に悪影響を与えた
り、その処理効率が低下し、LSI試験のコストアップを
招くという問題がある。
本発明は、かかる従来例の問題に鑑み創作されたもの
であり、基準電圧の設定について、LSI試験装置の試験
ロジック処理に依存することなく、外部から与えた設定
電圧に対して、高速、かつハード的に最適トリミングビ
ットを検出することを可能とする基準電圧発生回路の提
供を目的とする。
であり、基準電圧の設定について、LSI試験装置の試験
ロジック処理に依存することなく、外部から与えた設定
電圧に対して、高速、かつハード的に最適トリミングビ
ットを検出することを可能とする基準電圧発生回路の提
供を目的とする。
第１図は、本発明の基準電圧発生回路に係る原理図を
示している。
示している。
その回路は、第１の入力に入力される設定電圧と第２
の入力に入力される電圧をクロックが入力される都度比
較し、両電圧の大小に応じて所定レベルの電圧を出力す
る電圧逐次比較手段と、前記電圧逐次比較手段から出力
される電圧が前記所定レベルを維持している期間中のク
ロック数をカウントし、カウントされたクロック数に応
じて定まる帰還制御情報を出力する帰還制御手段と、前
記帰還制御手段から出力される帰還制御情報に応じて帰
還をかけた電圧を、クロックが入力される都度一定幅づ
つ変化させて前記電圧逐次比較手段の第２の入力に出力
する電圧増幅手段とを有し、 前記電圧逐次比較手段の第１の入力に入力される設定
電圧と、前記電圧増幅手段から出力され前記電圧逐次比
較手段の第２の入力に入力される出力電圧とが等しくな
ったとき、前記電圧増幅手段の出力電圧を基準電圧とす
ることを特徴とし、上記目的を達成する。
の入力に入力される電圧をクロックが入力される都度比
較し、両電圧の大小に応じて所定レベルの電圧を出力す
る電圧逐次比較手段と、前記電圧逐次比較手段から出力
される電圧が前記所定レベルを維持している期間中のク
ロック数をカウントし、カウントされたクロック数に応
じて定まる帰還制御情報を出力する帰還制御手段と、前
記帰還制御手段から出力される帰還制御情報に応じて帰
還をかけた電圧を、クロックが入力される都度一定幅づ
つ変化させて前記電圧逐次比較手段の第２の入力に出力
する電圧増幅手段とを有し、 前記電圧逐次比較手段の第１の入力に入力される設定
電圧と、前記電圧増幅手段から出力され前記電圧逐次比
較手段の第２の入力に入力される出力電圧とが等しくな
ったとき、前記電圧増幅手段の出力電圧を基準電圧とす
ることを特徴とし、上記目的を達成する。
本発明の基準電圧発生回路の動作について説明する。
まず、電圧逐次比較手段により第１の入力に入力され
る設定電圧と第２の入力に入力される電圧がクロックが
入力される都度比較される。そして、電圧逐次比較手段
は両電圧の大小に応じて所定レベルの電圧を出力する。
る設定電圧と第２の入力に入力される電圧がクロックが
入力される都度比較される。そして、電圧逐次比較手段
は両電圧の大小に応じて所定レベルの電圧を出力する。
帰還制御手段は、前記電圧逐次比較手段から出力され
る電圧が前記所定レベルを維持している期間中のクロッ
ク数をカウントし、カウントされたクロック数に応じて
定まる帰還制御情報を出力する。
る電圧が前記所定レベルを維持している期間中のクロッ
ク数をカウントし、カウントされたクロック数に応じて
定まる帰還制御情報を出力する。
電圧増幅手段は、前記帰還制御手段から出力される帰
還制御情報に応じた帰還電圧を、クロックが入力される
都度一定幅づつ変化させて前記電圧逐次比較手段の第２
の入力に出力する。
還制御情報に応じた帰還電圧を、クロックが入力される
都度一定幅づつ変化させて前記電圧逐次比較手段の第２
の入力に出力する。
そして、前記電圧逐次比較手段の第１の入力に入力さ
れる設定電圧と、前記電圧増幅手段から出力され前記電
圧逐次比較手段の第２の入力に入力される出力電圧とが
等しくなったとき、前記電圧増幅手段の出力電圧を基準
電圧とする。
れる設定電圧と、前記電圧増幅手段から出力され前記電
圧逐次比較手段の第２の入力に入力される出力電圧とが
等しくなったとき、前記電圧増幅手段の出力電圧を基準
電圧とする。
次に図を参照しながら本発明の実施例について説明を
する。
する。
第2,3図は、本発明の実施例に係る基準電圧発生回路
を説明する図であり、第２図は、本発明の実施例の基準
電圧発生回路に係る構成図を示している。
を説明する図であり、第２図は、本発明の実施例の基準
電圧発生回路に係る構成図を示している。
図において、11は電圧発生源であり、例えば半導体ジ
ャンクションを利用して、電圧を発生させるものであ
る。12は電圧増幅手段であり、電圧発生源11からの電圧
EOをｘ倍に増幅して、出力電圧EA＝xEOにする機能を有
している。
ャンクションを利用して、電圧を発生させるものであ
る。12は電圧増幅手段であり、電圧発生源11からの電圧
EOをｘ倍に増幅して、出力電圧EA＝xEOにする機能を有
している。
13は電圧逐次比較手段であり、外部からの設定電圧EI
Nと、電圧増幅手段12からの出力をA/D変換した電圧とを
逐次比較し、比較信号S1などの比較情報FDを出力するも
のである。電圧逐次比較手段13は、A/D変換回路22と電
圧逐次比較回路23からなる。
Nと、電圧増幅手段12からの出力をA/D変換した電圧とを
逐次比較し、比較信号S1などの比較情報FDを出力するも
のである。電圧逐次比較手段13は、A/D変換回路22と電
圧逐次比較回路23からなる。
14は帰還制御手段であり、電圧逐次比較手段13からの
比較信号S1を入力して、帰還手段15に、トリミング信号
TS1〜TS4などの帰還制御情報FDを出力するものである。
帰還制御手段14は、レジスタ回路24とゲート選択模擬回
路25からなる。
比較信号S1を入力して、帰還手段15に、トリミング信号
TS1〜TS4などの帰還制御情報FDを出力するものである。
帰還制御手段14は、レジスタ回路24とゲート選択模擬回
路25からなる。
レジスタ回路24は、電圧逐次比較回路23からの比較信
号S1とA/D変換回路22からのA/D変換信号S2の「Ｈ」レベ
ルの期間、クロック信号φをカウントとし、ゲート選択
模擬回路25にゲート選択制御信号S3を出力するものであ
る。
号S1とA/D変換回路22からのA/D変換信号S2の「Ｈ」レベ
ルの期間、クロック信号φをカウントとし、ゲート選択
模擬回路25にゲート選択制御信号S3を出力するものであ
る。
ゲート選択模擬回路25は、例えば4bit動作の場合、レ
ジスタ回路24からのゲート選択制御信号S3を入力して、
帰還抵抗素子R1〜R4の組合せ、すなわち24＝16通りの並
列回路をクロック信号φに同期して、生成するものであ
る。帰還抵抗素子R1〜R4の組合せは、スイッチングトラ
ンジスタT1〜T4のトリミング信号（ゲート選択信号）TS
1〜TS4により行われる。
ジスタ回路24からのゲート選択制御信号S3を入力して、
帰還抵抗素子R1〜R4の組合せ、すなわち24＝16通りの並
列回路をクロック信号φに同期して、生成するものであ
る。帰還抵抗素子R1〜R4の組合せは、スイッチングトラ
ンジスタT1〜T4のトリミング信号（ゲート選択信号）TS
1〜TS4により行われる。
15は、帰還手段であり、帰還制御手段14からのトリミ
ング信号TS1〜TS4を入力して、帰還電圧Efを出力する機
能を有している。前述のように、帰還手段15は、リレー
動作をするMOSFET等のスイッチングトランジスタT1〜T4
と帰還抵抗素子R1〜R4から構成される。帰還電圧Efは、
16通りの帰還抵抗素子R1〜R4組合せによって発生され
る。
ング信号TS1〜TS4を入力して、帰還電圧Efを出力する機
能を有している。前述のように、帰還手段15は、リレー
動作をするMOSFET等のスイッチングトランジスタT1〜T4
と帰還抵抗素子R1〜R4から構成される。帰還電圧Efは、
16通りの帰還抵抗素子R1〜R4組合せによって発生され
る。
SSは、スタート信号であり、電圧増幅手段12のON/OFF
に係るものである。MTBは、最適トリミングビットであ
り、外部からの設定電圧EINと、電圧増幅手段からの出
力電圧EAとが等しくなった場合に、ゲート選択模擬回路
25より、例えば主メモリ等に転送されるデータである。
に係るものである。MTBは、最適トリミングビットであ
り、外部からの設定電圧EINと、電圧増幅手段からの出
力電圧EAとが等しくなった場合に、ゲート選択模擬回路
25より、例えば主メモリ等に転送されるデータである。
φは、クロック信号であり、A/D変換回路22,電圧逐次
比較回路23,レジスタ回路24及びゲート選択模擬回路25
に供給される。
比較回路23,レジスタ回路24及びゲート選択模擬回路25
に供給される。
これ等により、基準電圧発生回路を構成し、次に第３
図を参照しながら動作の説明をする。
図を参照しながら動作の説明をする。
第３図は、本発明の実施例の基準電圧発生回路に係る
動作タイムチャートを示している。
動作タイムチャートを示している。
本発明の実施例では、外部からの設定電圧EINがスタ
ート信号SSの立ち下りから数十クロック遅れてのよ
うに立ち上がるものとする。また、電圧発生源11の電圧
を1.9〔Ｖ〕程度、帰還抵抗素子R1〜R4の組合せによっ
て、帰還電圧Efが0.1［Ｖ］ステップで変わるものとす
る。
ート信号SSの立ち下りから数十クロック遅れてのよ
うに立ち上がるものとする。また、電圧発生源11の電圧
を1.9〔Ｖ〕程度、帰還抵抗素子R1〜R4の組合せによっ
て、帰還電圧Efが0.1［Ｖ］ステップで変わるものとす
る。
これらの条件の下に設定電圧2.5［Ｖ］を与えて、基
準電圧ER＝2.5を得る場合について説明をする。
準電圧ER＝2.5を得る場合について説明をする。
図において、まずスタート信号SSの立ち上がりに同
期して、クロック信号φが供給され、電圧増幅手段12,A
D変換回路22,ゲート選択模擬回路25が動作を開始する。
期して、クロック信号φが供給され、電圧増幅手段12,A
D変換回路22,ゲート選択模擬回路25が動作を開始する。
次に、クロック信号φのカウントアップと共に、出力
電圧EAが1.9［Ｖ］から3.2［Ｖ］の間をアナログ（階段
状）に変化する。
電圧EAが1.9［Ｖ］から3.2［Ｖ］の間をアナログ（階段
状）に変化する。
その後、外部からの設定電圧EIN＝2.5［Ｖ］が与えら
れると、電圧増幅手段12の出力電圧EA＝2.0［Ｖ］と、
設定電圧EIN＝2.5［Ｖ］とが比較され、比較信号S1の
「Ｌ」レベルがレジスタ回路24に入力される。レジスタ
回路24では「Ｈ」レベルになるまで、クロック信号をカ
ウントし、ゲート制御信号S3が出力される。
れると、電圧増幅手段12の出力電圧EA＝2.0［Ｖ］と、
設定電圧EIN＝2.5［Ｖ］とが比較され、比較信号S1の
「Ｌ」レベルがレジスタ回路24に入力される。レジスタ
回路24では「Ｈ」レベルになるまで、クロック信号をカ
ウントし、ゲート制御信号S3が出力される。
さらに、ゲート選択模擬回路25からトリミング信号TS
1〜TS4が出力され、帰還抵抗素子R1〜R4の組替えが行わ
れる。これにより、帰還電圧Efが変化し、電圧増幅手段
12の出力電圧EA＝2.1［Ｖ］となる。
1〜TS4が出力され、帰還抵抗素子R1〜R4の組替えが行わ
れる。これにより、帰還電圧Efが変化し、電圧増幅手段
12の出力電圧EA＝2.1［Ｖ］となる。
ここで、出力電圧EA＝2.1［Ｖ］と、設定電圧EIN＝2.
5［Ｖ］の比較が行われ、先と同様にレジスタ回路24
に、比較信号S1が出力される。このようにして、逐次、
設定電圧EIN＝2.5［Ｖ］と、電圧増幅手段12の出力電圧
EAの比較が行われる。
5［Ｖ］の比較が行われ、先と同様にレジスタ回路24
に、比較信号S1が出力される。このようにして、逐次、
設定電圧EIN＝2.5［Ｖ］と、電圧増幅手段12の出力電圧
EAの比較が行われる。
そして、出力電圧EA＝2.5［Ｖ］と、設定電圧EIN＝2.
5［Ｖ］とが一致した場合、ゲート選択制御信号33は
「Ｈ」レベルになり、スイッチングトランジスタT1〜T4
の動作が固定される。これにより、設定電圧EIN＝2.5
［Ｖ］をのように「Ｌ」レベルにしても、出力電圧ER
＝2.5［Ｖ］が維持して出力される。このときのゲート
選択模擬回路25から出力されるトリミング信号TS1〜TS4
の組合せを２値化したものが最適トリミングビットMTB
として、メモリ等に記憶される。また、この時の出力電
圧EA＝2.5［Ｖ］は、基準電圧EA＝2.5［Ｖ］となる。後
に、このトリミングビットMTBをメモリから読出して、
ゲート選択模擬回路25はこれを与えることによって、再
現性良く、基準電圧ER＝2.5［Ｖ］を得ることができ
る。
5［Ｖ］とが一致した場合、ゲート選択制御信号33は
「Ｈ」レベルになり、スイッチングトランジスタT1〜T4
の動作が固定される。これにより、設定電圧EIN＝2.5
［Ｖ］をのように「Ｌ」レベルにしても、出力電圧ER
＝2.5［Ｖ］が維持して出力される。このときのゲート
選択模擬回路25から出力されるトリミング信号TS1〜TS4
の組合せを２値化したものが最適トリミングビットMTB
として、メモリ等に記憶される。また、この時の出力電
圧EA＝2.5［Ｖ］は、基準電圧EA＝2.5［Ｖ］となる。後
に、このトリミングビットMTBをメモリから読出して、
ゲート選択模擬回路25はこれを与えることによって、再
現性良く、基準電圧ER＝2.5［Ｖ］を得ることができ
る。
このようにして、A/D変換回路22及び電圧逐次比較回
路23から成る電圧逐次比較手段13と、レジスタ回路24,
ゲート選択模擬回路25から成る帰還制御手段14とが設け
られている。
路23から成る電圧逐次比較手段13と、レジスタ回路24,
ゲート選択模擬回路25から成る帰還制御手段14とが設け
られている。
このため、電圧増幅手段12の出力電圧EAと設定電圧IE
Nとが一致するまで、帰還制御処理が繰り返され、それ
が一致した場合の出力電圧EAを固定することによって、
基準電圧ERとすることができる。
Nとが一致するまで、帰還制御処理が繰り返され、それ
が一致した場合の出力電圧EAを固定することによって、
基準電圧ERとすることができる。
これにより、従来のようなLSI試験装置によるソフト
的な試験ロジック処理に比べて、ハード的、かつ高速に
基準電圧の設定処理をすることが可能となる。
的な試験ロジック処理に比べて、ハード的、かつ高速に
基準電圧の設定処理をすることが可能となる。
なお、本発明の実施例では、基準電圧発生回路のトリ
ミングビットの検出回路について説明したがオフセット
電圧の調整等のトリミングにも応用することが可能であ
る。
ミングビットの検出回路について説明したがオフセット
電圧の調整等のトリミングにも応用することが可能であ
る。
以上、説明したように本発明によれば、電圧増幅手
段，帰還手段の帰還制御処理を繰り返すことによって、
従来に比べて高速に、基準電圧ERの設定処理をすること
が可能となる。
段，帰還手段の帰還制御処理を繰り返すことによって、
従来に比べて高速に、基準電圧ERの設定処理をすること
が可能となる。
このため、LSI試験装置の処理負担を軽減することが
できる。従って、その処理効率が向上し、LSI試験コス
トの低減をはかることが可能となる。
できる。従って、その処理効率が向上し、LSI試験コス
トの低減をはかることが可能となる。
第１図は、本発明の基準電圧発生回路に係る原理図、 第２図は、本発明の実施例の基準電圧発生回路に係る構
成図、 第３図は、本発明の実施例の基準電圧発生回路に係る動
作タイムチャート、 第４図は、従来例の基準電圧発生回路に係る構成図であ
る。 （符号の説明） 11……電圧発生源、 12……電圧増幅手段、 13……電圧逐次比較手段、 14……帰還制御手段、 15……帰還手段、 EA……出力電圧、 Ef……帰還電圧、 ER……基準電圧、 EIN……設定電圧、 CD……比較情報、 FD……帰還制御情報、 MFD……最適帰還制御情報、 EO……電圧。
成図、 第３図は、本発明の実施例の基準電圧発生回路に係る動
作タイムチャート、 第４図は、従来例の基準電圧発生回路に係る構成図であ
る。 （符号の説明） 11……電圧発生源、 12……電圧増幅手段、 13……電圧逐次比較手段、 14……帰還制御手段、 15……帰還手段、 EA……出力電圧、 Ef……帰還電圧、 ER……基準電圧、 EIN……設定電圧、 CD……比較情報、 FD……帰還制御情報、 MFD……最適帰還制御情報、 EO……電圧。
Claims (1)
- 【請求項１】第１の入力に入力される設定電圧と第２の
入力に入力される電圧をクロックが入力される都度比較
し、両電圧の大小に応じて所定レベルの電圧を出力する
電圧逐次比較手段と、 前記電圧逐次比較手段から出力される電圧が前記所定レ
ベルを維持している期間中のクロック数をカウントし、
カウントされたクロック数に応じて定まる帰還制御情報
を出力する帰還制御手段と、 前記帰還制御手段から出力される帰還制御情報に応じて
帰還をかけた電圧を、クロックが入力される都度一定幅
づつ変化させて前記電圧逐次比較手段の第２の入力に出
力する電圧増幅手段とを有し、 前記電圧逐次比較手段の第１の入力に入力される設定電
圧と、前記電圧増幅手段から出力され前記電圧逐次比較
手段の第２の入力に入力される出力電圧とが等しくなっ
たとき、前記電圧増幅手段の出力電圧を基準電圧とする
ことを特徴とする基準電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1037702A JP2815601B2 (ja) | 1989-02-16 | 1989-02-16 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1037702A JP2815601B2 (ja) | 1989-02-16 | 1989-02-16 | 基準電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02216062A JPH02216062A (ja) | 1990-08-28 |
| JP2815601B2 true JP2815601B2 (ja) | 1998-10-27 |
Family
ID=12504860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1037702A Expired - Fee Related JP2815601B2 (ja) | 1989-02-16 | 1989-02-16 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2815601B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57206004A (en) * | 1981-06-12 | 1982-12-17 | Nippon Electric Co | Trimming system |
| JPH0228913B2 (ja) * | 1982-08-09 | 1990-06-27 | Hitachi Ltd | Choseimokuhyodenatsusetsuteihoho |
| JPS6243162A (ja) * | 1985-08-20 | 1987-02-25 | Nec Corp | 集積回路のトリミング方法 |
-
1989
- 1989-02-16 JP JP1037702A patent/JP2815601B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
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| JPH02216062A (ja) | 1990-08-28 |
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