JPS6243162A - 集積回路のトリミング方法 - Google Patents
集積回路のトリミング方法Info
- Publication number
- JPS6243162A JPS6243162A JP18331785A JP18331785A JPS6243162A JP S6243162 A JPS6243162 A JP S6243162A JP 18331785 A JP18331785 A JP 18331785A JP 18331785 A JP18331785 A JP 18331785A JP S6243162 A JPS6243162 A JP S6243162A
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- JP
- Japan
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- trimming
- circuit
- output
- potential
- voltage
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- Pending
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- Control Of Voltage And Current In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、集積回路のトリミング方法に関し、特に増幅
回路を含んでなる集積回路の増幅利得を抵抗およびまた
は容２等の値を調整することにより所望の値に１．り定
するトリミング方法に関する。
回路を含んでなる集積回路の増幅利得を抵抗およびまた
は容２等の値を調整することにより所望の値に１．り定
するトリミング方法に関する。
！Ｊ債回路疋おいて、トリミングを残すことにより、特
性償・ｋ本来所望の侍に正確に調整し々ければならない
、′、３含、が多々存在丁乙。例えば、ディジタル・ア
ナログ変換器（以下ＤＡＣと記す）および、アナログ・
ディジタル変換器（以下ＡＤＣと記す）等を構成する際
に、Ｄ 、ｔ Ｃの些♀電圧は、そのＤＡＣやＡ Ｄ
Ｃの、を換精度を高く保つために高精度でなおかつ、所
望の絶対値を正確に得る必要がある。このような場合に
おいて、従来からトリミングと言う技術を用いて基準電
圧発生回路の帰還量等を調整し所望の値を得るという方
法が用いられている。
性償・ｋ本来所望の侍に正確に調整し々ければならない
、′、３含、が多々存在丁乙。例えば、ディジタル・ア
ナログ変換器（以下ＤＡＣと記す）および、アナログ・
ディジタル変換器（以下ＡＤＣと記す）等を構成する際
に、Ｄ 、ｔ Ｃの些♀電圧は、そのＤＡＣやＡ Ｄ
Ｃの、を換精度を高く保つために高精度でなおかつ、所
望の絶対値を正確に得る必要がある。このような場合に
おいて、従来からトリミングと言う技術を用いて基準電
圧発生回路の帰還量等を調整し所望の値を得るという方
法が用いられている。
すなわち、トリミングを行う前に集積回路の特性を測定
し、その測定値に基いてトリミング箇所を決めてトリミ
ングを行ない所望の特性を得↓うとするが、その場合、
例えばトリミング箇所の抵抗値は不ゆｊ″Ｃあるのでそ
の設計値を用いてトリミング後の時性を推定し、いくつ
かのトリミング箇所から最も望ましい結果の期待される
トリミング箇所を選んで〃・らトリミングを行う。
し、その測定値に基いてトリミング箇所を決めてトリミ
ングを行ない所望の特性を得↓うとするが、その場合、
例えばトリミング箇所の抵抗値は不ゆｊ″Ｃあるのでそ
の設計値を用いてトリミング後の時性を推定し、いくつ
かのトリミング箇所から最も望ましい結果の期待される
トリミング箇所を選んで〃・らトリミングを行う。
従来のトリミング方法では、トリミング箇所の迅択が設
訂ｆ直をもとに行なわれるため必ずしも最適の箇所が選
ばれるとは限らない。製造時のばらつきのため設計値か
らのずれが存在するからである。また、トリミング箇所
を決定してから実際にトリミングを行なう場合、決定通
ｖ箇所を選んでトリミングをすることは１００％確実に
保障されているわけではなく作業の手違いが生じる危険
がある。
訂ｆ直をもとに行なわれるため必ずしも最適の箇所が選
ばれるとは限らない。製造時のばらつきのため設計値か
らのずれが存在するからである。また、トリミング箇所
を決定してから実際にトリミングを行なう場合、決定通
ｖ箇所を選んでトリミングをすることは１００％確実に
保障されているわけではなく作業の手違いが生じる危険
がある。
このように、従来のトリミング方法において。
トリミングすべき箇所並びにビット等を、トリミング時
における判断の誤りにニジ、他の箇所並びにビット等を
トリミングしてしまい、本来所望の値を得られずに不良
品としてしまう確率が高く、集積回路の歩留りの低下を
もたらす欠点がある。
における判断の誤りにニジ、他の箇所並びにビット等を
トリミングしてしまい、本来所望の値を得られずに不良
品としてしまう確率が高く、集積回路の歩留りの低下を
もたらす欠点がある。
本発明の目的は、作業後の時性を正確に推定できかつ確
実に作業を行なえる集積回路のトリミング方法を提供す
ることにある。
実に作業を行なえる集積回路のトリミング方法を提供す
ることにある。
本発明の集積回路のトリミング方法は、入出力伝達時性
が外部から加えられる信号又は信号の組によって一意的
に定まるように構成された電子回路と、前記信号又は信
号の組を発生する電圧分割回路と、前記電圧分割回路の
分割比をトリミングに工り変化させるトリミング用４子
とを備えてなる集積回路のトリミング方法において、前
記トリミング用端子に被トリミング回路が破壊されない
電位を与えることにより所定の分割比に相当する電圧分
割回路の出力を発生させ良状態で前記電子回路の出力を
測定し、その測定結果に基いてトリミングを行ない前記
電圧分割回路の分割比を固定するものである。
が外部から加えられる信号又は信号の組によって一意的
に定まるように構成された電子回路と、前記信号又は信
号の組を発生する電圧分割回路と、前記電圧分割回路の
分割比をトリミングに工り変化させるトリミング用４子
とを備えてなる集積回路のトリミング方法において、前
記トリミング用端子に被トリミング回路が破壊されない
電位を与えることにより所定の分割比に相当する電圧分
割回路の出力を発生させ良状態で前記電子回路の出力を
測定し、その測定結果に基いてトリミングを行ない前記
電圧分割回路の分割比を固定するものである。
次に、本発明の実施例について図面を用いて説明する。
＠１図は本発明の一実施例を説明するための回路図であ
る。
る。
第１図は集積回路化された基準電圧発生回路を示してい
る。
る。
電子回路１には安定化電圧発生回路２の出力が入力され
る。安定化電圧発生回路２の出力は、演算増幅器３の非
反転入力端子Ｉ、に加えられる。
る。安定化電圧発生回路２の出力は、演算増幅器３の非
反転入力端子Ｉ、に加えられる。
演算増幅器３の出力は・帰還回路を介して反転入力端子
Ｉ！に帰還される。演算増幅器３の出力はまたバッファ
増幅器であるところの演算増＠器４を介して基準電圧発
生回路の出力端子５へ導びかれる。前述の帰還回路は直
列接続された抵抗３１゜３２．３３．３４と選択回路と
からなり、選択回路はＭＯＳトランジスタ４１．４２．
・・・、４８とインバータ５１．５２とから々る。６は
電圧分割回路であり、正電圧端子７と負電圧端子８に一
端を接続された抵抗３５との間Ｋ、高抵抗３６．抵抗３
７及び低抵抗値をもつ切断部１２１を直列接続した回路
と高抵抗３Ｎ、抵抗３９お工び低抵抗値をもつ切断部１
２２を直列接続した回路とを並列接続して挿入した構成
になっている。１００゜１０１ 及び１０２ はそ
れぞれトリミング用端子で、このトリミング用端子間に
電圧を加えて切断部１２１又は１２２を切断するわけで
ある。電圧分割回路６の出力は前述の選択回路に接続さ
れている。４１．４２，４３．・−・、４８はＮチャン
ネルＭＯＳトランジスタとして以下の説明を行なう。
Ｉ！に帰還される。演算増幅器３の出力はまたバッファ
増幅器であるところの演算増＠器４を介して基準電圧発
生回路の出力端子５へ導びかれる。前述の帰還回路は直
列接続された抵抗３１゜３２．３３．３４と選択回路と
からなり、選択回路はＭＯＳトランジスタ４１．４２．
・・・、４８とインバータ５１．５２とから々る。６は
電圧分割回路であり、正電圧端子７と負電圧端子８に一
端を接続された抵抗３５との間Ｋ、高抵抗３６．抵抗３
７及び低抵抗値をもつ切断部１２１を直列接続した回路
と高抵抗３Ｎ、抵抗３９お工び低抵抗値をもつ切断部１
２２を直列接続した回路とを並列接続して挿入した構成
になっている。１００゜１０１ 及び１０２ はそ
れぞれトリミング用端子で、このトリミング用端子間に
電圧を加えて切断部１２１又は１２２を切断するわけで
ある。電圧分割回路６の出力は前述の選択回路に接続さ
れている。４１．４２，４３．・−・、４８はＮチャン
ネルＭＯＳトランジスタとして以下の説明を行なう。
トリミングを施す以前のこの基準電圧発生回路の状態は
、被トリミング回路における切断部１２１．１２２が切
断されていないため高抵抗３６と抵抗３７の接続点およ
び高抵抗３８と抵抗３９の接続点は共に低電位となって
おり、インバータ５１．５２の出力は高電位となってい
る。このためＭ０８）ランジスタ４１，４２，４３．・
・・。
、被トリミング回路における切断部１２１．１２２が切
断されていないため高抵抗３６と抵抗３７の接続点およ
び高抵抗３８と抵抗３９の接続点は共に低電位となって
おり、インバータ５１．５２の出力は高電位となってい
る。このためＭ０８）ランジスタ４１，４２，４３．・
・・。
４８のうち４１．４２．４４および４５が導通状態とな
り演算増幅器３の出力端子はＭＯＳトランジスタ４１及
び４２を通して反転入力端子■！に度は１となり、凸壁
電圧発生回路り）出力端子５には安定化４圧尤生圓諮２
、り出力ｄ三そのものが出力される。ここで従来Ｊよト
リミングを行う以前に出力端子５ ｃ’） ’１！記？
副定し、その（コ１に；ジ切断部１２１．１２２のいづ
れか、あるいはｔ（に切断するかを一義的：・こ決定し
トリミング’：Ｃ’７テつていた。
り演算増幅器３の出力端子はＭＯＳトランジスタ４１及
び４２を通して反転入力端子■！に度は１となり、凸壁
電圧発生回路り）出力端子５には安定化４圧尤生圓諮２
、り出力ｄ三そのものが出力される。ここで従来Ｊよト
リミングを行う以前に出力端子５ ｃ’） ’１！記？
副定し、その（コ１に；ジ切断部１２１．１２２のいづ
れか、あるいはｔ（に切断するかを一義的：・こ決定し
トリミング’：Ｃ’７テつていた。
すなわち、１リミング・上行う以前：て出力１子５にお
いて基ｉ′Ａ’：：圧・５）主回路の出力°心上を測定
し、その測定値から演’ａ ；ａ幅器３と局還回路から
なる回路の増幅度を７にめ、切断部１２１＋１２２のう
ちトリミング−「べき３所ならびにビット等を決定し、
トリミング用４子１００と低ｔＥＥ端子８と同′ば立に
し、トリミングを６１したい切断部がたとえば１２１の
場合はトリミング端子１０１に正電圧を加えて切１所部
１２１を切断していた。切断部１２１を選ぶ基準となる
の１よ、あくまでも基準電圧発生回路の各構成層：べの
設計値で′：りジ実際の値ではないため、製造時安定化
４圧発生回路を含む集積回路の製造時におけるばらつき
が考慮に入−〕ていな狼 いので必ずしも翅いＡジの結果は潜られないし、誤って
他の切断部を切断する作業ミスも起る可能性があった。
いて基ｉ′Ａ’：：圧・５）主回路の出力°心上を測定
し、その測定値から演’ａ ；ａ幅器３と局還回路から
なる回路の増幅度を７にめ、切断部１２１＋１２２のう
ちトリミング−「べき３所ならびにビット等を決定し、
トリミング用４子１００と低ｔＥＥ端子８と同′ば立に
し、トリミングを６１したい切断部がたとえば１２１の
場合はトリミング端子１０１に正電圧を加えて切１所部
１２１を切断していた。切断部１２１を選ぶ基準となる
の１よ、あくまでも基準電圧発生回路の各構成層：べの
設計値で′：りジ実際の値ではないため、製造時安定化
４圧発生回路を含む集積回路の製造時におけるばらつき
が考慮に入−〕ていな狼 いので必ずしも翅いＡジの結果は潜られないし、誤って
他の切断部を切断する作業ミスも起る可能性があった。
本発明のトリミング方法を説明すると、まずトリミング
用１子１０１ｊ？工び１０２が開放状態のときトリミン
グ用端子１００にある電位を与える。
用１子１０１ｊ？工び１０２が開放状態のときトリミン
グ用端子１００にある電位を与える。
つまりＭＯＳトランジスタ４３，４６．４７゜４８が導
通せずかつインバータ５１．５２の閾値未満の電位と、
ＭＯＳトランジスタ４３ 、４６ 。
通せずかつインバータ５１．５２の閾値未満の電位と、
ＭＯＳトランジスタ４３ 、４６ 。
おく。そのような状態Ｖでおいて、トリミング用４子１
０１お工びまたは１０２に、切断Ｂ１２１お工び１２２
は切Ｆ所されないがＭＯ８Ｉ−ランジスタ４３．４７お
工びまたは４６．４８が導通し、なおかつインバータ５
１お工びまたは５２０閘値を超えるような電位に高抵抗
３６と抵抗３７の接続点およびまたは高抵抗３８と抵抗
３９の接続点がなる工つな′！Ｌ立を与える。トリミン
グを行う以前に、あたかも切断部１２１お工びまたは１
２２を切断したときと等価な状態に選択回路をおくこと
ができるので切断部を切断した時と同じ状態の基準電圧
発生回路の出力電圧を出力端子５において確認できる。
０１お工びまたは１０２に、切断Ｂ１２１お工び１２２
は切Ｆ所されないがＭＯ８Ｉ−ランジスタ４３．４７お
工びまたは４６．４８が導通し、なおかつインバータ５
１お工びまたは５２０閘値を超えるような電位に高抵抗
３６と抵抗３７の接続点およびまたは高抵抗３８と抵抗
３９の接続点がなる工つな′！Ｌ立を与える。トリミン
グを行う以前に、あたかも切断部１２１お工びまたは１
２２を切断したときと等価な状態に選択回路をおくこと
ができるので切断部を切断した時と同じ状態の基準電圧
発生回路の出力電圧を出力端子５において確認できる。
このようにして、電圧分割回路６の出力の組合せをいろ
いろ変えて好ましい出力電圧が出力端子５に得られたな
らば、その状態でトリミングを行ない電圧分割回路６の
分割比を固定する。すなわち、トリミング用端子１００
の電位を低電位１例えば負電圧端子８の電位におとし、
要すれば残りのトリミング用端子のうち開放状態にない
方の端子の電圧をあげて対応する切断部を切断し、トリ
ミンクを完了する。
いろ変えて好ましい出力電圧が出力端子５に得られたな
らば、その状態でトリミングを行ない電圧分割回路６の
分割比を固定する。すなわち、トリミング用端子１００
の電位を低電位１例えば負電圧端子８の電位におとし、
要すれば残りのトリミング用端子のうち開放状態にない
方の端子の電圧をあげて対応する切断部を切断し、トリ
ミンクを完了する。
以上の説明に用いた集積回路なる語は、半導体集積回路
のみならず混成集積回路を含む意味を有するものであり
、例えば電圧分割回路Ｓには薄膜集積回路又は厚膜集積
回路を用いても工いことは改めて説明するまでもない。
のみならず混成集積回路を含む意味を有するものであり
、例えば電圧分割回路Ｓには薄膜集積回路又は厚膜集積
回路を用いても工いことは改めて説明するまでもない。
以上説明した工うに、本発明を用いれば、トリミングを
施す以前にトリミングをすべき箇所ならびにビット等を
正確に定めた後トリミングを施すことができるため、判
汚「の誤りや、集積回路の製造時における素子変動、製
造偏差等に↓る本来設計した値ニジのずれ等によるトリ
ミングを施すべき箇所ならびにビット等の誤りによるト
リミング失敗の不良の発生を著しく減少させ最小限にお
さえることができる。またトリミングに費される時間を
も節約でき、集積回路の製造コストを低減するのに非常
に有効である。
施す以前にトリミングをすべき箇所ならびにビット等を
正確に定めた後トリミングを施すことができるため、判
汚「の誤りや、集積回路の製造時における素子変動、製
造偏差等に↓る本来設計した値ニジのずれ等によるトリ
ミングを施すべき箇所ならびにビット等の誤りによるト
リミング失敗の不良の発生を著しく減少させ最小限にお
さえることができる。またトリミングに費される時間を
も節約でき、集積回路の製造コストを低減するのに非常
に有効である。
第１図は本発明の一実施例を説明するだめの回路図であ
る。 １・・・・・・電子回路、２・・・・・・安定化電圧発
生回路、３．４・・・・・・演算増幅器、５・・・・・
・出力端子、６・・・・・・電圧分割回路、７・・・・
・・正電圧端子、８・・・・・・負＆を圧端子、３１，
３２．・・・、３９・・・・・・抵抗、４１゜４２、・
・・、４８・・・・・・ＭＯＳトランジスタ、５１゜５
２・・・・・・インバータ、１００，１０１．１０２・
・・・・・トリミング用地子、１２１，１２２・・・・
・・切断部。
る。 １・・・・・・電子回路、２・・・・・・安定化電圧発
生回路、３．４・・・・・・演算増幅器、５・・・・・
・出力端子、６・・・・・・電圧分割回路、７・・・・
・・正電圧端子、８・・・・・・負＆を圧端子、３１，
３２．・・・、３９・・・・・・抵抗、４１゜４２、・
・・、４８・・・・・・ＭＯＳトランジスタ、５１゜５
２・・・・・・インバータ、１００，１０１．１０２・
・・・・・トリミング用地子、１２１，１２２・・・・
・・切断部。
Claims (1)
- 入出力伝達特性が外部から加えられる信号又は信号の組
によって一意的に定まるように構成された電子回路と、
前記信号又は信号の組を発生する電圧分割回路と、前記
電圧分割回路の分割比をトリミングにより変化させるト
リミング用端子とを備えてなる集積回路のトリミング方
法において、前記トリミング用端子に被トリミング回路
が破壊されない電位を与えることにより所定の分割比に
相当する電圧分割回路の出力を発生させた状態で前記電
子回路の出力を測定し、その測定結果に基いてトリミン
グを行ない前記電圧分割回路の分割比を固定することを
特徴とする集積回路のトリミング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18331785A JPS6243162A (ja) | 1985-08-20 | 1985-08-20 | 集積回路のトリミング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18331785A JPS6243162A (ja) | 1985-08-20 | 1985-08-20 | 集積回路のトリミング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6243162A true JPS6243162A (ja) | 1987-02-25 |
Family
ID=16133580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18331785A Pending JPS6243162A (ja) | 1985-08-20 | 1985-08-20 | 集積回路のトリミング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6243162A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204627A (ja) * | 1987-02-19 | 1988-08-24 | Seiko Instr & Electronics Ltd | Ｉｃ用トリミング回路 |
| JPH02216062A (ja) * | 1989-02-16 | 1990-08-28 | Fujitsu Ltd | 基準電圧発生回路 |
| EP0410595A2 (en) * | 1989-07-21 | 1991-01-30 | Advanced Micro Devices, Inc. | Trimming circuits |
-
1985
- 1985-08-20 JP JP18331785A patent/JPS6243162A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204627A (ja) * | 1987-02-19 | 1988-08-24 | Seiko Instr & Electronics Ltd | Ｉｃ用トリミング回路 |
| JPH02216062A (ja) * | 1989-02-16 | 1990-08-28 | Fujitsu Ltd | 基準電圧発生回路 |
| EP0410595A2 (en) * | 1989-07-21 | 1991-01-30 | Advanced Micro Devices, Inc. | Trimming circuits |
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