JPH02216062A

JPH02216062A - 基準電圧発生回路

Info

Publication number: JPH02216062A
Application number: JP1037702A
Authority: JP
Inventors: Katsuhiko Hiraga; 平賀　克彦
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-02-16
Filing date: 1989-02-16
Publication date: 1990-08-28
Anticipated expiration: 2013-10-27
Also published as: JP2815601B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、基４訂電圧発生回路、特に各種トランジスタ
回路や論理回路等に必要な基準電圧を設定する最適トリ
ミングビットの検出回路に関するものである。

近年、高集積化する半導体集積回路（ＬＳＩ）装置の動
作、機能試験等の試験時間の短縮化５試験処理の高速化
の要求に伴い、ＬＳＩ装置内部の改善が行われている。

例えば、スキャン回路等を導入して、試験装置の負担を
軽減している。

ところで、従来の基準電圧の設定については、ＬＳＩテ
スターからの試験ロジック等を基準電圧発生回路に与え
、その出力電圧を測定することによりソフト的に行われ
ている。

しかし、出力電圧を逐次測定し、それと期待値データと
の比較をする処理フローを辿るため、その設定に係る最
適トリミングピントの検出に長い時間を要するという問
題がある。

そこで、外部からの設定電圧に対して、高速、かつハー
ド的に最適トリミングビットを検出する基べＶ電圧発生
回路の要望がある。

〔従来の技術〕

第４図は、従来例の基準電圧発生回路に係る構成図であ
る。

同図において、半導体集積回路装置４の基準電圧発生回
路は、電圧発生源１．電圧増幅器２．ゲト選択回路３．
帰還抵抗Ｒ１〜Ｒ４スインヂングＩ・ランジスタＴｌ−
Ｔ４から構成されている。

基準電圧ＥＲば、次のように設定される。すなわち、Ｌ
ＳＩテスター５のテストデータ（論理ロジック）ＴＳＤ
やクロック信号ＣＬ　Ｋを半導体集積回路装置４に与え
、その出力電圧をＬＳＩテスター５に取り込み、その出
力電圧を測定し、さらにＬＳＩテスター５の判定部５ａ
によって、その期待値データ（設旧データ）との比較が
行われる。

これにより、例えば、基４」電圧ＥＲ＝２．５　　（Ｖ
）設定がされる。このときの帰還電圧Ｅｆを出力する帰
還抵抗Ｒ１〜Ｒ４を選択をしたスイッチング１〜ランジ
スクＴｌ−Ｔ４から最適トリミングビ。

１・が検出される。

〔発明が解決しようとする課題］ところで、従来例によれば、基準電圧ＥＲ＝２．５［Ｖ
］を設定するために、ＬＳＩテスター５を用い、各テス
トデ−ン毎にその出力電圧を測定し、期待値データと比
較をしている。

このため、基準電圧ＥＲの設定に係る処理時間が長くな
る。これにより、１つの半導体集積回路装置に対する試
験装置の占有時間が長くなり他の試験に悪影響を与えた
り、その処理効率が低下し、１、、ＳＴ試験のコストア
ンプを招くという問題がある。

本発明は、かかる従来例の問題に鑑み創作されたもので
あり、基準電圧の設定について、ＬＳＩ試験装置の試験
ロジック処理に依存することなく、外部から−５えた設
定電圧に対して、高速、かつハード的に最適トリミング
ビットを検出することを可能とする基準電圧発生回路の
Ｉπ供を目的とする。

〔課題を解決するための手段〕

第１図は、本発明の基準電圧発生回路に係る原理図を示
している。

その回路は、電圧ＥＯを発生ずる電圧発生源１１と、前
記電圧ＥＯ及び帰還電圧Ｅｆを入力して、出力電圧ＥＡ
の出力をする電圧増幅手段１２と、前記出力電圧ＥＡ及
び外部からの設定電圧ＥＩＨの逐次比較をし、比較情報
ＣＤを出力する電圧逐次比較手段１３と、前記比較情報
ＣＤを入力して帰還制御情報ＦＤの出力をする帰還制御
手段１４と、前記帰還制御情報ＦＤ及び出力電圧ＥＡを
入力しで、帰還電圧Ｅｆの出力をする帰還手段１５とを
具備し、前記出力電圧ＥＡが、設定電圧ＥＩＮと等しく
なる最適帰還制御情報ＭＦＤを検出することを特徴よし
、上記目的を達成する。

［作用］本発明によれば、電圧逐次比較手段１３と、帰還制御手
段１４とが設けられている。

このため、外部から設定電圧ＥＩＮが与えられると、ま
ず、電圧増幅手段１２の出力電圧ＥＡとその設定電圧Ｅ
ＩＮと比較され、比較情報ＣＤが帰還制御手段１４に入
ノＪされる。次に帰還制御手段１４から、電圧増幅手段
１２の帰還手段１５に帰還制御情報ＦＤが出力される。

このとき、電圧発生源１１の電圧ＥＯと、電圧増幅手段
１２の出力電圧ＥＡとの関係は、Ｘ倍のＥＯ（ｘＥＯ＝
ｌＥＡ）となる。この出力電圧ＥＡ−χＥＯと設定電圧
ＥＩＮとが、電圧逐次比較手段１３により比較される。

さらに、これ等の帰還制御処理を逐次繰り返し、出力電
圧ＥＡと設定電圧ＥＩＮとが一孜した場合、このときの
帰還制御情報ＦＡを最適帰還制御情報ＦＡとすれば、そ
の出力電圧ＩＥＡを固定することによって、当該基準電
圧発生回路の基準電圧ＥＲとすることができる。

これにより、従来のようなＬＳＩ試験装置によるソフＩ
・的な試験ロジック処理に比べ、ハード的かつ高速に基
準電圧の設定処理をすることが可能となる。

〔実施例〕

次に図を参照しながら本発明の実施例について説明をす
る。

第２，３１は、本発明の実施例に係る基準電圧発生回路
を説明する図であり、第２図は、本発明の実施例の基準
電圧発生回路に係る構成図を示している。

図において、１１は電圧発生源であり、例えば半導体ジ
ャンクションを利用して、電圧を発生させるものである
。Ｉ２は電圧増幅手段であり、電圧発生ａ１１からの電
圧ＥＯをＸ倍に増幅して、出力電圧ＥＡ＝ｘＥＯにする
機能を有している。

１３は電圧逐次比較手段であり、外部からの設定電圧１
１Ｎと、電圧増幅手段１２からの出力をＡ／Ｄ変換した
電圧とを逐次比較し、比較信号８１などの比較情報ＦＤ
を出力するものである。電圧逐次比較手段Ｉ３は、Ａ／
Ｄ変換回路２２と電圧逐次比較回路２３からなる。

１４は帰還制御手段であり、電圧逐次比較手段１３から
の比較信号Ｓ１を人力して、帰還手段１５に、トリミン
グ信号ＴＳＩ〜ＴＳ４などの帰還制御情報ＦＤを出力す
るものである。帰還制御手段１４は、レジスタ回路２４
とゲート選択模１疑回路２５からなる。

レジスタ回路２４は、電圧逐次比較回路２３からの比較
信号Ｓ１とＡ／Ｄ変換回路２２からのＡ／　Ｄ　ｉ換信
号Ｓ　２の「Ｈ」レヘルの期間、クロック信号φをカウ
ントとし、ゲート選択模擬回路２５にゲート選択制御信
号Ｓ３を出力するものである。

ゲート選択模１疑回路２５は、例えば４ｂｉｔ動作の場
合、レジスタ回路２４からのゲート選択制御信号Ｓ３を
入力して、帰還抵抗素子Ｒ１〜Ｒ４の組合せ、すなわち
２’＝１６通りの並列回路をクロック信号φに同期して
、生成するものである。

帰還抵抗素子Ｒ１〜Ｒ４の組合せは、スイ、ヂングＩ−
ランジスタＴ１〜Ｔ４のトリミング信号（ゲート選択信
号）ＴＳＩ−ＴＳ４により行われる。

１５は、帰還手段であり、帰還制御手段１４からのトリ
ミング信号ＴＳＩ〜ＴＳ／Ｉを入力して、帰還電圧Ｅｆ
を出力する機能を有している。前述のように、帰還手段
１５は、リレー動作をするＭＯＳＦＥＴ等のスイフチン
グＩ・ランジスタＴ１〜Ｔ４と帰還抵抗素子Ｒ１〜Ｒ４
から構成される。

帰還電圧Ｅｆは、１６通りの帰還抵抗素子９１〜８４組
合せによって発生される。

ＳＳは、スタート信号であり、電圧増幅手段１２の○Ｎ
１０　Ｆ　Ｆに係るものである。ＭＴＢは、最適トリミ
ングピントであり、外部からの設定電圧ＥＩＮと、電圧
増幅手段からの出力電圧ＥＡとが等しくなった場合に、
ゲート選択模擬回路２５より、例えば主メモリ等に転送
されるデータである。

φば、クロック信号であり、Ａ／Ｄ変換回路２２、電圧
逐次比較回路２３．レジスタ回路２４及びゲート選択模
擬回路２５に供給される。

これ等により、基準電圧発生回路を構成し、次に第３図
を参照しながら動作の説明をする。

第３図は、本発明の実施例の基準電圧発生回路に係る動
作タイムチャートを示している。

本発明の実施例では、外部からの設定電圧ＥＩＮがスタ
ート信号ＳＳの立ち下り■から数十クロック遅れて■の
ように立ち上がるものとする。

また、電圧発生源１１の電圧を］、、９　　（Ｖ）程度
、帰還抵抗素子Ｒ１〜Ｒ４の組合−Ｕによって、帰還電
圧Ｅｆが０．１　［Ｖ］ステップで変わるものとする。

これらの条件の下に設定電圧２．５１ＶＩ　を与えて、
基準電圧Ｅ　Ｒ＝２．５を得る場合について説明をする
。

図において、まずスタート信号ＳＳの立ち上がり■に同
ｊ！ＪＩｌ、て、クロック信号φが供給され、電圧増幅
手段１２．ＡＤ変換回路２２．ゲート選択模擬回路２５
が動作を開始する。

次に、クロック信号φのカウントアンプと共に、出力電
圧ＥＡが１．９［Ｖｌから３．２　［Ｖｌの間をアナロ
グ（階段状）に変化する。

その後、外部からの設定電圧Ｅ　Ｉ　Ｎ＝２．５［Ｖｌ
が与えられると、電圧増幅手段１２の出力電圧ＥＡ＝２
．０［Ｖｌと、設定電圧Ｂ　Ｉ　Ｎ＝２．５［Ｖｌとが
比較され、比較信号Ｓ１の「Ｉ７」レベルがレジスタ回
路２４に入力される。レジスタ回路２４ではｒ　ＨＪレ
ベルになるまで、クロック信号をカウントし、ゲート制
御信号Ｓ３が出力される。

さらに、ゲート３’Ａ択模擬回路２５からトリミング信
号ＴＳ１〜１゛Ｓ４が出力され、帰還抵抗素子Ｒ１〜Ｒ
４の組替えが行われる。これにより、帰還電圧Ｅ［が変
化し、電圧増幅手段１２の出力電圧ＥＡ＝２．１［Ｖｌ
となる。

ここで、出力電圧ＥＡ＝２．１［Ｖｌと、設定電圧ＥＩ
　Ｎ　＝２．５［Ｖｌの比較が行われ、先と同様にレジ
スタ回路２４に、比較信号Ｓ１が出力される。この、Ｊ
：、　ウニシテ、逐次、設定電圧Ｅ　Ｉ　Ｎ　＝２．５
［Ｖｌと、電圧増幅手段１２の出力電圧ＥＡの比較が行
われる。

そして、出力電圧ＥΔ−２，５１Ｖ］と、設定電圧ＥＩ
　Ｎ　＝２．５［Ｖｌとが一致した場合、ゲート選択制
御信号３３ば「■４」レベルになり、スイッチングＩ・
ランジスクＴ１〜Ｔ４の動作が固定される。これにより
、設定電圧Ｅ　Ｉ　Ｎ　＝２．５［Ｖｌを■のように「
Ｌ」レベルにしても、出力電圧Ｅ　Ｒ＝２．５［Ｖｌが
維持して出力される。このときのゲート選択模擬回路２
５から出力されるトリミング信号ＴＳＩ〜ＴＳ４の組合
せを２値化したものが最適トリミングビットＭＴＢとし
て、メモリ等に記憶される。

また、この時の出力電圧ＥＡ＝２．５［Ｖｌば、基準電
圧Ｆ、Ａ＝２．５［Ｖｌとなる。後に、このトリミング
ピントＭＴＢをメモリから読出して、ゲート選択模擬回
路２５にこれを与えることによって、再現性良く、基準
電圧Ｅ　Ｒ＝２．５［Ｖｌを得ることができる。

このようにして、Ａ／Ｄ変換回路２２及び電圧逐次比較
回路２３から成る電圧逐次比較手段１３と、レジスタ回
路２４．ゲート選択模擬回路２５から成る帰還制御手段
１４とが設けられている。

このため、電圧増幅手段１２の出力電圧ＥΔと設定電圧
ＴＥＮとが一致するまで、帰還制御処理が繰り返され、
それが一致した場合の出力電圧ＥＡを固定することによ
って、基準電圧Ｆ、　Ｒとすることができる。

これにより、従来のようなＬＳＩ試験装置によるソフト
的な試験ロジック処理に比べて、ハート−的、かつ高速
に基」（電圧の設定処理をすることが可能となる。

なお、本発明の実施例では、基準電圧発生回路のトリミ
ングビットがオフセット電圧の調整等のトリミングにも応用するこ
とが可能である。

〔発明の効果］以」二、説明したように本発明によれば、電圧増幅手段
，帰還手段の帰還制御処理を繰り返すことによって、従
来に比べて高速に、基準電圧ＥＲの設定処理をすること
が可能となる。

このため、ＬＳＩ試験装置の処理負担を軽減することが
できる。従って、その処理効率が向上し、ＬＳＩ試験コ
ストの低減をはかることが可能となる。

【図面の簡単な説明】

第１図は、本発明の基準電圧発生回路に係る原理図、

Claims

【特許請求の範囲】電圧（ＥＯ）を発生する電圧発生源（１１）と、前記電
圧（ＥＯ）及び帰還電圧（Ｅｆ）を入力して、出力電圧
（ＥＡ）の出力をする電圧増幅手段（１２）と、前記出
力電圧（ＥＡ）及び外部からの設定電圧（ＥＩＮ）の逐
次比較をし、比較情報（ＣＤ）を出力する電圧逐次比較
手段（１３）と、前記比較情報（ＣＤ）を入力して帰還
制御情報（ＦＤ）の出力をする帰還制御手段（１４）と
、前記帰還制御情報（ＦＤ）及び出力電圧（ＥＡ）を入
力して、帰還電圧（Ｅｆ）の出力をする帰還手段（１５
）とを具備し、前記出力電圧（ＥＡ）が、設定電圧（ＥＩＮ）と等しく
なる最適帰還制御情報（ＭＦＤ）を検出することを特徴
とする基準電圧発生回路。