JP3297361B2 - ヒステリシスを有する半導体集積回路 - Google Patents

ヒステリシスを有する半導体集積回路

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  • Testing Of Individual Semiconductor Devices (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、例えばヒステリシ
スを有するコンパレータやバッファ(以下、ヒステリシ
スコンパレータやヒステリシスバッファと称す)等の半
導体集積回路に係わり、特に、その閾値電圧の測定に関
する。
【0002】
【従来の技術】例えばカメラ用の半導体集積回路や車載
用の半導体集積回路の例えば電源電圧を監視する回路等
にはヒステリシスコンパレータが使用されている。この
種のヒステリシスコンパレータは2つの異なる閾値電圧
を有している。この2つの閾値電圧の電位差、すなわち
ヒステリシス幅が設計通りに設定されているかどうかを
測定する場合、従来次のようにして行われていた。先
ず、入力電圧を0Vから電源電圧Vccまでステップ状に
増加させ、この入力電圧に対する出力電圧の変化、すな
わち、ハイレベル又はローレベルからローレベル又はハ
イレベルに変化する時の入力電圧を測定する。この後、
入力電圧を電源電圧Vccから0Vまでステップ状に減少
させ、この入力電圧に対する出力電圧の変化、すなわち
ローレベル又はハイレベルからハイレベル又はローレベ
ルに変化する時の入力電圧を測定する。このようにして
測定された2つの入力電圧の電位差からヒステリシス幅
が求められる。
【0003】
【発明が解決しょうとする課題】ところで、ヒステリシ
ス幅が例えば10mVと狭い回路の場合、このヒステリ
シス幅を測定するには入力電圧のステップ幅を10mV
以下に設定しなければならない。このため、測定ポイン
ト数が増加し、測定時間が増大する問題を有している。
【0004】また、測定のために半導体集積回路の外部
に入力電圧の発生回路等、特別な測定装置を必要とする
ため、測定作業が煩雑なものであった。この発明は、上
記課題を解決するためになされたものであり、その目的
とするところは、簡単且つ短時間にヒステリシス幅を測
定することが可能なヒステリシスを有する半導体集積回
路を提供しようとするものである。
【0005】
【課題を解決するための手段】この発明のヒステリシス
を有する半導体集積回路は、第1の入力端に第1又は第
2の基準電圧が供給され、第2の入力端に入力電圧が供
給され、これらの電圧を比較するコンパレータと、前記
コンパレータの出力電圧に応じて前記第1又は第2の基
準電圧を発生する基準電圧発生回路と、前記コンパレー
タの前記第2の入力端と出力端の相互間に接続され、測
定時に第1のテスト信号に応じて前記第2の入力端と出
力端とを接続し、前記コンパレータをボルテージフォロ
ア回路に設定するスイッチと、第1の入力端に第2のテ
スト信号が供給され、第2の入力端が前記出力端に接続
され、測定時に前記第1のテスト信号に応じて前記第2
のテスト信号を選択する第1のセレクタと、前記セレク
タの出力端と前記基準電圧発生回路の相互間に接続さ
れ、測定時に前記セレクタから出力される前記第2のテ
スト信号に応じて、前記基準電圧発生回路により発生さ
れる第1又は第2の基準電圧を変える切り換え回路とを
具備し、測定時に前記基準電圧発生回路により発生され
る第1又は第2の基準電圧を前記ボルテージフォロア回
路を介して前記出力端より第1又は第2の閾値電圧とし
て出力する。
【0006】また、この発明のヒステリシスを有する半
導体集積回路は、入力電圧が供給される第1のインバー
タ回路と、この第1のインバータ回路の出力端に接続さ
れる第2のインバータ回路と、前記第1のインバータ回
路の出力端と一方の電源間に接続され、前記第2のイン
バータ回路の出力電圧に応じて第1のインバータ回路に
第1の閾値電圧又は第2の閾値電圧を設定する設定回路
と、前記第1のインバータ回路の入出力端間に配置さ
れ、測定時に第1のテスト信号に応じて前記入出力端間
を接続するスイッチと、第1の入力端が前記第2のイン
バータ回路の出力端に接続され、第2の入力端に第2の
テスト信号が供給され、出力端が前記設定回路に接続さ
れ、測定時に前記第1のテスト信号に応じて前記第2の
テスト信号を選択するセレクタとを具備し、前記設定回
路は測定時に前記セレクタから供給される前記第2のテ
スト信号に応じて、前記第1のインバータ回路に前記第
1の閾値電圧又は第2の閾値電圧を設定する。
【0007】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。図1は、本発明の第1の
実施の形態を示すものであり、この発明をヒステリシス
コンパレータに適用した場合を示している。図1に示す
ヒステリシスコンパレータ10において、電源電圧Vcc
が供給される電源配線11と接地電位GNDとされた接
地配線12の相互間には基準電圧を発生するための抵抗
R1、R2、R3が直列接続されている。コンパレータ
COMPは、PNPトランジスタP1、P2、NPNト
ランジスタN1、N2及び定電流源I1とにより構成さ
れている。前記トランジスタP1、P2の各エミッタは
定電流源I1を介して電源配線11に接続されている。
第1の入力端としてのトランジスタP1のベースは前記
抵抗R2とR3の接続ノードに接続され、第2の入力端
としてのトランジスタP2のベースには入力電圧Vinが
供給されている。トランジスタP1のコレクタは前記ト
ランジスタN1の各コレクタに接続され、トランジスタ
P2のコレクタは前記トランジスタN2のコレクタ及び
トランジスタN1、N2のベースに接続されている。前
記トランジスタP1のコレクタはNPNトランジスタN
3のベースに接続されている。このトランジスタN3の
エミッタは前記接地配線12に接続され、コレクタは抵
抗R4を介して前記電源配線11に接続されている。こ
の抵抗R4とトランジスタN3のコレクタの接続ノード
(以下、出力ノードNout と称す)から出力電圧Vout
が出力される。
【0008】一方、このヒステリシスコンパレータは、
ヒステリシス幅を測定するための回路を含んでいる。す
なわち、第1のセレクタSL1の第1の入力端Aには第
2のテスト信号TEST2が入力され、第2の入力端B
は前記出力ノードNout に接続されている。この第1の
セレクタSL1は第1のテスト信号TEST1に応じて
第1の入力端A、又は第2の入力端Bを選択する。この
第1のセレクタSL1の出力端はインバータ回路IV1
を介してPチャネルMOSトランジスタ(以下、PMO
Sと称す)MP1のゲートに接続されている。このPM
OSMP1のソースは前記電源配線11に接続され、ド
レインは前記抵抗R1、R2の接続ノードに接続されて
いる。このPMOSMP1は前記第2のテスト信号TE
ST2に応じてオン、オフされ、抵抗R1、R2、R3
により生成される基準電圧を変化させる。
【0009】また、スイッチSWは前記トランジスタP
2のベースと前記出力ノードNoutの相互間に接続され
ている。このスイッチSWは第1のテスト信号TEST
1に応じて、測定時にオンとされ、出力ノードNout と
トランジスタP2のベースを接続し、コンパレータCO
MPをボルテージフォロア回路(増幅器)として動作さ
せる。
【0010】さらに、第2のセレクタSL2の第1の入
力端Aは、前記トランジスタP2のコレクタに接続され
ている。この第2のセレクタSL2の出力端はコンデン
サC1を介して前記出力ノードNout に接続されるとと
もに、第2のセレクタSL2の第2の入力端Bに接続さ
れている。この第2のセレクタSL2は前記第1のテス
ト信号TEST1に応じて第1の入力端A、又は第2の
入力端Bを選択する。前記コンデンサC1は、測定時に
前記コンパレータCOMPをボルテージフォロア回路と
して動作させる場合、この回路の位相を調整し発振を防
止する。
【0011】前記第1、第2のセレクタSL1、SL
2、及びスイッチSWは、例えば周知のアナログスイッ
チにより構成されている。上記構成において、図2を参
照して、先ず、ヒステリシスコンパレータ10の通常動
作について説明する。この場合、第1のテスト信号TE
ST1がローレベルとされる。このため、第1、第2の
セレクタSL1、SL2はそれぞれ第2の入力端Bを選
択し、スイッチSWはオフ状態となっている。この状態
において、入力電圧Vinを0VからVcc・R3/(R2
+R3)Vまでスイープさせると、この電圧の範囲では
トランジスタN3がオフし、出力電圧Vout はハイレベ
ルとなる。このため、PMOSMP1がオンするため、
トランジスタP1のベース電圧はVcc・R3/(R2+
R3)Vとなる。すなわち、入力電圧VinがVcc・R3
/(R2+R3)Vの時、第1の閾値電圧となる。
【0012】この後、入力電圧Vinをさらに電源電圧V
ccまでスイープさせると、この電圧範囲ではトランジス
タN3がオンするため、出力電圧Vout はローレベルと
なる。したがって、PMOSMP1がオフするため、ト
ランジスタP1のベース電圧は、Vcc・R3/(R1+
R2+R3)Vとなる。入力電圧Vinが電源電圧Vccか
らVcc・R3/(R1+R2+R3)Vまでの範囲で
は、トランジスタN3がオンし、出力電圧Vout がロー
レベルとなるためPMOSMP1はオフする。したがっ
て、トランジスタP1のベース電圧はVcc・R3/(R
1+R2+R3)Vとなる。すなわち、入力電圧Vinが
Vcc・R3/(R1+R2+R3)Vの時、第2の閾値
電圧となる。
【0013】この電圧から、さらに、0Vまで入力電圧
Vinをスイープさせる。この電圧範囲では、トランジス
タN3がオフし、出力電圧Vout はハイレベルとなる。
したがって、PMOSMP1がオンするため、トランジ
スタP1のベース電圧はVcc・R3/(R2+R3)V
となる。なお、ここでは、理想コンパレータを想定して
いる。
【0014】一方、測定時は、第1のテスト信号TES
T1がハイレベルとされ、第1、第2のセレクタSL
1、SL2は第1の入力端Aを選択し、スイッチSWは
オン状態となる。このため、コンパレータCOMPには
スイッチSWにより出力ノードNout とトランジスタP
2のベースを接続する負帰還回路が構成され、コンパレ
ータCOMPはボルテージフォロア回路となる。この状
態において、第2のテスト信号TEST2がローレベル
とされた場合、PMOSMP1はオフとなる。このた
め、抵抗R1、R2、R3により、基準電圧Vcc・R3
/(R1+R2+R3)が発生され、この基準電圧がト
ランジスタP1のベースに供給される。コンパレータC
OMPは、ボルテージフォロア回路となっているため、
トランジスタP1のベース電圧とトランジスタP2のベ
ース電圧、すなわち出力ノードNoutの電圧が等しくな
り、この出力ノードNout から電圧Vcc・R3/(R1
+R2+R3)が出力される。
【0015】また、第2のテスト信号TEST2がハイ
レベルとされた場合、PMOSMP1はオンとなる。こ
のため、抵抗R2、R3により、基準電圧Vcc・R3/
(R2+R3)が発生され、この基準電圧がトランジス
タP1のベースに供給される。トランジスタP1のベー
ス電圧と出力ノードNout の電圧が等しくなり、この出
力ノードNout から電圧Vcc・R3/(R2+R3)が
出力される。
【0016】上記第2のテスト信号TEST2をローレ
ベル又はハイレベルに設定した場合における出力ノード
の電圧を測定し、これら測定した2つの電圧の電位差よ
り、ヒステリシス幅を求めることができる。
【0017】上記第1の実施の形態によれば、ヒステリ
シスコンパレータにPMOSMP1、第1、第2のセレ
クタSL1、SL2、スイッチSW、これらを制御する
第1、第2のテスト信号TEST1、TEST2を設
け、測定時に第1、第2のセレクタSL1、SL2、ス
イッチSWによりコンパレータCOMPをボルテージフ
ォロア回路に設定するとともに、PMOSMP1により
抵抗R1、R2、R3により発生される基準電圧を変え
るようにしている。このため、従来のように、測定のた
めに複数のステップ電圧からなる入力電圧を発生する必
要がなく、しかも、第2のテスト信号TEST2を切り
換えるだけで、2つの閾値電圧を高速に測定できるた
め、測定時間を短縮できる。
【0018】また、第1、第2のセレクタSL1、SL
2、スイッチSWは簡単な構成のアナログスイッチによ
り構成できるため、チップ面積の増大を抑えることがで
きる。
【0019】さらに、スイッチSWにより出力ノードと
入力電圧Vinが供給されるノードとをショートしてい
る。このため、入力電圧Vinが供給されるノードから測
定を行うことが可能である。すなわち、一般に、コンパ
レータの出力端は半導体集積回路のピンに接続されてい
ず、コンパレータの出力信号を直接外部に取り出すこと
が困難な場合が多いが、入力電圧Vinが供給されるノー
ドはピンに接続されている。このため、この実施の形態
の構成とすることにより、入力電圧Vinが供給されるノ
ードから測定が可能となる。
【0020】なお、図1は、Bi−CMOS回路により
構成したが、これに限定されるものではなく、全てのト
ランジスタをバイポーラトランジスタにより構成した
り、全てのトランジスタをバイポーラトランジスタによ
り構成することも可能である。
【0021】図3は、この発明の第2の実施の形態を示
すものであり、この発明をヒステリシスバッファに適用
した場合を示している。図3において、図1と同一部分
には同一符号を付す。
【0022】図3に示すヒステリシスバッファ30にお
いて、第1のインバータ回路IV11は、PMOSMP
11、及びNチャネルMOSトランジスタ(以下、NM
OSと称す)MN11により構成されている。これらP
MOSMP11及びNMOSMN11のゲートは互いに
接続され、これらゲートには入力電圧Vinが供給され
る。前記PMOSMP11のソース及び基板は前記電源
配線11に接続され、ドレインは前記NMOSMN11
のドレインに接続されている。このNMOSMN11の
ソース及び基板は前記接地配線GNDに接続されてい
る。
【0023】第1のインバータ回路IV11の出力端と
してのPMOSMP11及びNMOSMN11のドレイ
ンは第2、第3のインバータ回路IV12、IV13を
構成するPMOSMP12、MP13、NMOSMN1
2、MN13のゲートに接続されている。前記PMOS
MP12のソース及び基板は前記電源配線11に接続さ
れ、ドレインは前記NMOSMN12のドレインに接続
されている。このNMOSMN12のソース及び基板は
前記接地配線12に接続されている。前記PMOSMP
13のソース及び基板は前記電源配線11に接続され、
ドレインは前記NMOSMN13のドレインに接続され
ている。このNMOSMN13のソース及び基板は前記
接地配線12に接続されている。PMOSMP11及び
NMOSMN11のドレインから第1の出力電圧Vout1
が出力され、PMOSMP13及びNMOSMN13の
ドレインから第2の出力電圧Vout2が出力される。
【0024】前記PMOSMP11及びNMOSMN1
1のドレインと接地配線12の相互間にはヒステリシス
を設定するためのNMOSMN14、MN15が直列接
続されている。すなわち、NMOSMN14のドレイン
はPMOSMP11及びNMOSMN11のドレインに
接続され、ゲートは電源配線11に接続され、基板は接
地配線12に接続されている。NMOSMN14のソー
スはNMOSMN15のドレインに接続され、このNM
OSMN15のソース及び基板は接地配線12に接続さ
れている。前記NMOSMN14、MN15はヒステリ
シス幅を設定するための抵抗として作用する。
【0025】一方、このヒステリシスバッファ30は、
ヒステリシス幅を測定するための回路を含んでいる。す
なわち、スイッチSW1は前記第1のインバータ回路I
V1の入出力端間に接続されている。このスイッチSW
1は第1のテスト信号TEST1に応じてオン、オフす
る。また、セレクタSL3の第1の入力端Aは前記第2
のインバータ回路IV12の出力端を構成するPMOS
MP12、NMOSMN12のドレインに接続され、第
2の入力端Bには第2のテスト信号TEST2が供給さ
れている。このセレクタSL3は前記第1のテスト信号
TEST1に応じて、第1、第2の入力端を選択する。
【0026】次に、図4を参照して図3に示すヒステリ
シスバッファ30の通常動作について説明する。この場
合、第1のテスト信号TEST1はローレベルとされ
る。このため、スイッチSW1はオフし、セレクタSL
3は第1の入力端Aを選択する。この状態において、入
力電圧Vinが0Vから第1のインバータ回路IV1の出
力電圧が反転する第1の閾値電圧Vth1 までの範囲で
は、PMOSMP11、NMOSMN12、MN13が
オン、NMOSMN15がオフである。また、NMOS
MN14は常時オンである。このため、第1の出力電圧
Vout1はハイレベル、この反転信号としての第2の出力
電圧Vout2はローレベルとなる。NMOSMN15がオ
フであるため、ヒステリシスバッファ30の第1の閾値
電圧Vth1 は次のようになる。
【0027】 Vth1 =Vcc・RN11/(RP11+RN11) ここで、RN11は、NMOSMN11のオン抵抗、R
P11はPMOSMP11のオン抵抗である。
【0028】入力電圧Vinが第1の閾値電圧Vth1 より
高くなると、第1のインバータ回路IV1が反転する。
第1の閾値電圧Vth1 と電源電圧Vccの間の範囲では、
NMOSMN11、PMOSMP12、MP13がオン
するため、第1の出力電圧Vout1はローレベル、第2の
出力電圧Vout2はハイレベルとなる。PMOSMP12
のオンに伴い、NMOSMN15もオンする。このた
め、ヒステリシスバッファ30の閾値電圧は、次式で示
す第2の閾値電圧Vth2 となる。
【0029】Vth2 =Vcc・RN11・(RP14+R
N15)/(RP11・(RN11+RN14+RN1
5)+RN11・(RP14+RN15)) ここで、RN11、RN14、RN15は、それぞれN
MOSMN11、MN14、MN15のオン抵抗、RP
11はPMOSMP11のオン抵抗である。
【0030】入力電圧Vinが電源電圧Vccから第2の閾
値電圧Vth2 の範囲では、NMOSMN11、PMOS
MP12、MP13がオンであり、第1の出力電圧Vou
t1はローレベル、第2の出力電圧Vout2はハイレベルの
ままである。
【0031】入力電圧Vinが第2の閾値電圧Vth2 と0
Vの範囲では、PMOSMP11、NMOSMN12、
MN13がオン、NMOSMN15がオフとなる。この
ため、第1の出力電圧Vout1はハイレベル、第2の出力
電圧Vout2はローレベルとなる。NMOSMN15がオ
フとなるため、ヒステリシスバッファ30の閾値電圧
は、第1の閾値電圧Vth1 となる。
【0032】一方、測定時は、第1のテスト信号TES
T1がハイレベルとされ、スイッチSWがオンとなり、
セレクタSL3は第2の入力端Bを選択する。スイッチ
SWがオンすることにより、第1のインバータ回路IV
1に負帰還がかかり、第1のインバータ回路IV1は回
路閾値電圧を出力する。この状態において、第2のテス
ト信号TEST2をローレベルとすると、NMOSMN
15がオフとなる。このため、第1の出力電圧Vout1
は、第1の閾値電圧Vth1 となる。
【0033】また、第2のテスト信号TEST2をハイ
レベルとすると、NMOSMN15がオンとなる。この
ため、第1の出力電圧Vout1は、第2の閾値電圧Vth2
となる。これら第1、第2の閾値電圧Vth1 、Vth2 の
電位差からヒステリシス幅を求めることができる。
【0034】上記第2の実施の形態によれば、ヒステリ
シスバッファにセレクタSL3、スイッチSW1、これ
らを制御する第1、第2のテスト信号TEST1、TE
ST2を設け、測定時にスイッチSW1により第1のイ
ンバータ回路IV11に負帰還をかけて回路閾値を設定
し、セレクタSL3によりNMOSMN14、MN15
からなる直列回路の抵抗を変え、第1、第2の閾値電圧
Vth1 、Vth2 を設定している。このため、従来のよう
に、測定のために複数のステップ電圧からなる入力電圧
を発生する必要がなく、しかも、第2のテスト信号TE
ST2を切り換えるだけで、2つの閾値電圧を高速に測
定できるため、測定時間を短縮できる。
【0035】また、スイッチSW1、セレクタSL3は
簡単な構成のアナログスイッチにより構成されているた
め、チップ面積の増大を防止できる。その他、この発明
の要旨を変えない範囲で種々変形実施可能なことは勿論
である。
【0036】
【発明の効果】以上、詳述したようにこの発明によれ
ば、簡単且つ短時間にヒステリシス幅を測定することが
可能なヒステリシスを有する半導体集積回路を提供でき
る。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態を示す回路図。
【図2】図1の動作を説明するために示す波形図。
【図3】本発明の第2の実施の形態を示す回路図。
【図4】図3の動作を説明するために示す波形図。
【符号の説明】
10…ヒステリシスコンパレータ、 30…ヒステリシスバッファ、 R1、R2、R3…抵抗、 COMP…コンパレータ、 MP1、MP11〜MP13…PチャネルMOSトラン
ジスタ、 MN11〜MN15…NチャネルMOSトランジスタ、 P1、P2…PNPトランジスタ、 N1〜N3…NPNトランジスタ、 SL1、SL2…第1、第2のセレクタ、 SL3…セレクタ、 SW、SW1…スイッチ、 IV11〜IV13…第1乃至第3のインバータ回路、 TEST1、TEST2…第1、第2のテスト信号。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G01R 31/26 G01R 31/28 - 31/3193

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項1】 第1の入力端に第1又は第2の基準電圧
    が供給され、第2の入力端に入力電圧が供給され、これ
    らの電圧を比較するコンパレータと、 前記コンパレータの出力電圧に応じて前記第1又は第2
    の基準電圧を発生する基準電圧発生回路と、 前記コンパレータの前記第2の入力端と出力端の相互間
    に接続され、測定時に第1のテスト信号に応じて前記第
    2の入力端と出力端とを接続し、前記コンパレータをボ
    ルテージフォロア回路に設定するスイッチと、 第1の入力端に第2のテスト信号が供給され、第2の入
    力端が前記出力端に接続され、測定時に前記第1のテス
    ト信号に応じて前記第2のテスト信号を選択する第1の
    セレクタと、 前記セレクタの出力端と前記基準電圧発生回路の相互間
    に接続され、測定時に前記セレクタから出力される前記
    第2のテスト信号に応じて、前記基準電圧発生回路によ
    り発生される第1又は第2の基準電圧を変える切り換え
    回路とを具備し、 測定時に前記基準電圧発生回路により発生される第1又
    は第2の基準電圧を前記ボルテージフォロア回路を介し
    て前記出力端より第1又は第2の閾値電圧として出力す
    ることを特徴とするヒステリシスを有する半導体集積回
    路。
  2. 【請求項2】 前記ボルテージフォロア回路の発振を防
    止するコンデンサと、 前記第2のテスト信号に応じて前記コンパレータの電流
    通路と前記出力端の相互間に前記コンデンサを接続する
    第2のセレクタとを具備することを特徴とする請求項1
    記載のヒステリシスを有する半導体集積回路。
  3. 【請求項3】 前記基準電圧発生回路は抵抗回路からな
    り、前記切り換え回路は前記抵抗回路の一部に並列接続
    されたトランジスタからなることを特徴とする請求項1
    記載のヒステリシスを有する半導体集積回路。
  4. 【請求項4】 入力電圧が供給される第1のインバータ
    回路と、 この第1のインバータ回路の出力端に接続される第2の
    インバータ回路と、 前記第1のインバータ回路の出力端と一方の電源間に接
    続され、前記第2のインバータ回路の出力電圧に応じて
    第1のインバータ回路に第1の閾値電圧又は第2の閾値
    電圧を設定する設定回路と、 前記第1のインバータ回路の入出力端間に配置され、測
    定時に第1のテスト信号に応じて前記入出力端間を接続
    するスイッチと、 第1の入力端が前記第2のインバータ回路の出力端に接
    続され、第2の入力端に第2のテスト信号が供給され、
    出力端が前記設定回路に接続され、測定時に前記第1の
    テスト信号に応じて前記第2のテスト信号を選択するセ
    レクタとを具備し、 前記設定回路は測定時に前記セレクタから供給される前
    記第2のテスト信号に応じて、前記第1のインバータ回
    路に前記第1の閾値電圧又は第2の閾値電圧を設定する
    ことを特徴とするヒステリシスを有する半導体集積回
    路。
  5. 【請求項5】 前記設定回路は、前記第1のインバータ
    回路の出力端と接地間に接続された複数のトランジスタ
    からなり、前記セレクタの出力端はこれらトランジスタ
    のうちの1つのゲートに接続されることを特徴とする請
    求項4記載のヒステリシスを有する半導体集積回路。
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