JPH09312569A - Ｄａコンバータ試験装置及びこの装置を用いた半導体試験装置 - Google Patents
Ｄａコンバータ試験装置及びこの装置を用いた半導体試験装置Info
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- JPH09312569A JPH09312569A JP15021596A JP15021596A JPH09312569A JP H09312569 A JPH09312569 A JP H09312569A JP 15021596 A JP15021596 A JP 15021596A JP 15021596 A JP15021596 A JP 15021596A JP H09312569 A JPH09312569 A JP H09312569A
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Abstract
(57)【要約】
【課題】 本発明は、スループットの高いＤＡコンバー
タ試験装置を提供する。 【解決手段】 デジタル信号発生器２０と、クロック発
生器２１と、前記デジタル信号発生器２０のデータを受
けて、前記クロック発生器２１のクロック信号によりデ
ータを取り込む被試験デバイスのＤＡコンバータと、並
列に接続したレファレンスＤＡコンバータ６０と、該被
試験デバイスのＤＡコンバータのアナログ出力を一端に
受け、レファレンスＤＡコンバータ６０のアナログ出力
を他端に受けて、差動増幅する差動増幅器７０と、該差
動増幅器７０の出力を受けて、良否判定するデュアルコ
ンパレータ８０とを具備して試験する解決手段。
タ試験装置を提供する。 【解決手段】 デジタル信号発生器２０と、クロック発
生器２１と、前記デジタル信号発生器２０のデータを受
けて、前記クロック発生器２１のクロック信号によりデ
ータを取り込む被試験デバイスのＤＡコンバータと、並
列に接続したレファレンスＤＡコンバータ６０と、該被
試験デバイスのＤＡコンバータのアナログ出力を一端に
受け、レファレンスＤＡコンバータ６０のアナログ出力
を他端に受けて、差動増幅する差動増幅器７０と、該差
動増幅器７０の出力を受けて、良否判定するデュアルコ
ンパレータ８０とを具備して試験する解決手段。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＡコンバータを
高スループットで良否判定して試験を行うＤＡコンバー
タ試験装置に関する。
高スループットで良否判定して試験を行うＤＡコンバー
タ試験装置に関する。
【０００２】
【従来の技術】従来技術の例について、図３と、図４と
を参照して説明する。図３に示すように、従来装置の構
成は、デジタル信号発生器２０と、クロック発生器２１
と、ＡＤコンバータ４０と、良否判定する判別器５０と
で構成して、被試験デバイスのＤＵＴとしてのＤＡコン
バータを試験する。
を参照して説明する。図３に示すように、従来装置の構
成は、デジタル信号発生器２０と、クロック発生器２１
と、ＡＤコンバータ４０と、良否判定する判別器５０と
で構成して、被試験デバイスのＤＵＴとしてのＤＡコン
バータを試験する。
【０００３】この構成によるＤＡコンバータの試験方法
は、例えば１２ビットＤＡコンバータをＤＵＴとして試
験する場合について、図４のタイミングチャートを参照
して説明する。但し、説明を簡明にするため、各素子と
各素子間の遅延時間Ｔpdによる位相遅れを無視して表示
している。また、デジタルコードの２デジット目以降は
同様のタイミングなので省略して表示している。
は、例えば１２ビットＤＡコンバータをＤＵＴとして試
験する場合について、図４のタイミングチャートを参照
して説明する。但し、説明を簡明にするため、各素子と
各素子間の遅延時間Ｔpdによる位相遅れを無視して表示
している。また、デジタルコードの２デジット目以降は
同様のタイミングなので省略して表示している。
【０００４】デジタル信号発生器２０から１２ビットに
相当するデジタルコードの０から４０９５を発生させ
て、そのデジタル入力に対する被試験ＤＡコンバータ出
力のアナログ信号を測定するために、ＡＤコンバータ４
０でデジタル信号に変換し、判別器５０で良否判定して
試験する。ここで使用するＡＤコンバータ４０は、処理
時間が出力ビット数に比例するので比較的速い、逐次比
較形ＡＤコンバータを使用するとして説明する。
相当するデジタルコードの０から４０９５を発生させ
て、そのデジタル入力に対する被試験ＤＡコンバータ出
力のアナログ信号を測定するために、ＡＤコンバータ４
０でデジタル信号に変換し、判別器５０で良否判定して
試験する。ここで使用するＡＤコンバータ４０は、処理
時間が出力ビット数に比例するので比較的速い、逐次比
較形ＡＤコンバータを使用するとして説明する。
【０００５】先ず、図４のタイミングチャートに示すよ
うに、クロック発生器２１が発生するクロックの立ち下
がりで、デジタル信号発生器２０から発生する最初のデ
ジタルコードの０のデータ入力を読み込んで、そのとき
の被試験ＤＡコンバータのアナログ出力を、ＡＤコンバ
ータ４０でデジタル出力電圧に変換して、その出力電圧
値が誤差範囲かどうかを判別器５０に受けて良否判定す
る。
うに、クロック発生器２１が発生するクロックの立ち下
がりで、デジタル信号発生器２０から発生する最初のデ
ジタルコードの０のデータ入力を読み込んで、そのとき
の被試験ＤＡコンバータのアナログ出力を、ＡＤコンバ
ータ４０でデジタル出力電圧に変換して、その出力電圧
値が誤差範囲かどうかを判別器５０に受けて良否判定す
る。
【０００６】さらに、デジタル信号発生器２０から発生
する次のデジタルコードの１のデータ入力に対する被試
験ＤＡコンバータの出力を同様に、クロック発生器２１
が発生する２つめのクロックの立ち下がりで読み込ん
で、そのときの被試験ＤＡコンバータのアナログ出力
を、ＡＤコンバータ４０でデジタル出力電圧に変換し
て、その出力電圧値が誤差範囲かどうかを判別器５０に
受けて良否判定する。
する次のデジタルコードの１のデータ入力に対する被試
験ＤＡコンバータの出力を同様に、クロック発生器２１
が発生する２つめのクロックの立ち下がりで読み込ん
で、そのときの被試験ＤＡコンバータのアナログ出力
を、ＡＤコンバータ４０でデジタル出力電圧に変換し
て、その出力電圧値が誤差範囲かどうかを判別器５０に
受けて良否判定する。
【０００７】以下同様にして、デジタル信号発生器２０
から発生するデジタルコードの０から４０９５のデータ
を順次試験して被試験ＤＡコンバータの良否判定をす
る。
から発生するデジタルコードの０から４０９５のデータ
を順次試験して被試験ＤＡコンバータの良否判定をす
る。
【０００８】従って、各デジタルコードごとに良否判定
するため、ＡＤコンバータによるアナログ信号をデジタ
ル信号に変換する時間が必要となるので、被試験ＤＡコ
ンバータの変換レートが例えば１Ｍｓｐｓの高速である
にもかかわらず試験時間がＡＤコンバータ４０の変換時
間により制約されてしまう。
するため、ＡＤコンバータによるアナログ信号をデジタ
ル信号に変換する時間が必要となるので、被試験ＤＡコ
ンバータの変換レートが例えば１Ｍｓｐｓの高速である
にもかかわらず試験時間がＡＤコンバータ４０の変換時
間により制約されてしまう。
【０００９】例えば、１２ビット逐次比較形のＡＤコン
バータの変換レートが１コードあたりの試験時間を１０
ｍｓとすると、デジタルコード０から４０９５までの試
験に必要な時間は下式（１）で求められる。但し、判別
に要する時間はＡＤコンバータの変換時間に比して十分
小さいので無視する。
バータの変換レートが１コードあたりの試験時間を１０
ｍｓとすると、デジタルコード０から４０９５までの試
験に必要な時間は下式（１）で求められる。但し、判別
に要する時間はＡＤコンバータの変換時間に比して十分
小さいので無視する。
【００１０】 試験に必要な時間＝１０ｍｓ×４０９６≒４０ｓ ・・・・（１） 従って、１２ビットＤＡコンバータを試験するのに要す
る時間は一個あたり約４０秒となる。
る時間は一個あたり約４０秒となる。
【００１１】
【発明が解決しようとする課題】上記説明のように、被
試験ＤＡコンバータの試験時間は、そのＤＡコンバータ
のアナログ出力を各デジタルコードごとに、測定に使用
するＡＤコンバータで再度デジタルデータに変換するた
めに、測定に使用するＡＤコンバータの変換レートによ
り制約されてしまうので、試験時間が長くなり実用上の
不便があった。
試験ＤＡコンバータの試験時間は、そのＤＡコンバータ
のアナログ出力を各デジタルコードごとに、測定に使用
するＡＤコンバータで再度デジタルデータに変換するた
めに、測定に使用するＡＤコンバータの変換レートによ
り制約されてしまうので、試験時間が長くなり実用上の
不便があった。
【００１２】そこで、本発明は、こうした問題に鑑みな
されたもので、その目的は、基準とするレファレンスＤ
Ａコンバータと、被試験ＤＡコンバータとを比較試験す
ることで、スループットの高いＤＡコンバータ試験装置
を提供することを目的としている。
されたもので、その目的は、基準とするレファレンスＤ
Ａコンバータと、被試験ＤＡコンバータとを比較試験す
ることで、スループットの高いＤＡコンバータ試験装置
を提供することを目的としている。
【００１３】
【課題を解決する為の手段】即ち、上記目的を達成する
ためになされた請求項１に記載の発明は、デジタルコー
ドを発生するデジタル信号発生器２０と、サンプリング
クロック信号を発生するクロック発生器２１と、前記デ
ジタル信号発生器２０のデータを受けて、前記クロック
発生器２１のクロック信号を受けて、該クロック信号に
よりＤＡ変換して出力する被試験デバイスのＤＡコンバ
ータと、前記デジタル信号発生器２０のデータを分岐し
て受けて、前記クロック発生器２１のクロック信号を分
岐して受けて、該クロック信号によりＤＡ変換して基準
電圧を出力するレファレンスＤＡコンバータ６０と、前
記被試験デバイスのＤＡコンバータのアナログ出力を一
端に受け、前記レファレンスＤＡコンバータ６０のアナ
ログ出力を他端に受けて、差動増幅する差動増幅器７０
と、該差動増幅器７０の差動増幅出力を受けて、上限と
下限の良否判定するデュアルコンパレータ８０と、を具
備して試験することを特徴としたＤＡコンバータ試験装
置を要旨としている。
ためになされた請求項１に記載の発明は、デジタルコー
ドを発生するデジタル信号発生器２０と、サンプリング
クロック信号を発生するクロック発生器２１と、前記デ
ジタル信号発生器２０のデータを受けて、前記クロック
発生器２１のクロック信号を受けて、該クロック信号に
よりＤＡ変換して出力する被試験デバイスのＤＡコンバ
ータと、前記デジタル信号発生器２０のデータを分岐し
て受けて、前記クロック発生器２１のクロック信号を分
岐して受けて、該クロック信号によりＤＡ変換して基準
電圧を出力するレファレンスＤＡコンバータ６０と、前
記被試験デバイスのＤＡコンバータのアナログ出力を一
端に受け、前記レファレンスＤＡコンバータ６０のアナ
ログ出力を他端に受けて、差動増幅する差動増幅器７０
と、該差動増幅器７０の差動増幅出力を受けて、上限と
下限の良否判定するデュアルコンパレータ８０と、を具
備して試験することを特徴としたＤＡコンバータ試験装
置を要旨としている。
【００１４】また、上記目的を達成するためになされた
請求項２に記載の発明は、デュアルコンパレータ８０は
ウインドウストローブの期間を比較期間として、良否判
定する請求項１記載のＤＡコンバータ試験装置を要旨と
している。
請求項２に記載の発明は、デュアルコンパレータ８０は
ウインドウストローブの期間を比較期間として、良否判
定する請求項１記載のＤＡコンバータ試験装置を要旨と
している。
【００１５】さらに、上記目的を達成するためになされ
た請求項３に記載の発明は、請求項１または２記載のＤ
Ａコンバータ試験装置を有することを特徴とした半導体
試験装置を要旨としている。
た請求項３に記載の発明は、請求項１または２記載のＤ
Ａコンバータ試験装置を有することを特徴とした半導体
試験装置を要旨としている。
【００１６】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【００１７】
【実施例】本発明の実施例について、図１と図２とを参
照して説明する。図１に示すように、本発明の構成は、
デジタル信号発生器２０と、クロック発生器２１と、基
準となるレファレンスＤＡコンバータ６０と、差動増幅
器７０と、良否判定するデュアルコンパレータ８０とで
構成して、ＤＵＴとしての被試験ＤＡコンバータを試験
している。
照して説明する。図１に示すように、本発明の構成は、
デジタル信号発生器２０と、クロック発生器２１と、基
準となるレファレンスＤＡコンバータ６０と、差動増幅
器７０と、良否判定するデュアルコンパレータ８０とで
構成して、ＤＵＴとしての被試験ＤＡコンバータを試験
している。
【００１８】この構成によるＤＡコンバータの試験方法
は、例えばバイポーラ出力の１２ビットＤＡコンバータ
を試験する場合は、デジタル信号発生器２０からデジタ
ルコードの０から４０９５の範囲を２サイクル、即ちサ
イン波形の出力としては１サイクル分発生させて、クロ
ック発生器２１のクロックに同期してデジタルデータを
レファレンスＤＡコンバータ６０と被試験ＤＡコンバー
タとに入力して、レファレンスＤＡコンバータ６０の出
力ｖREF と被試験ＤＡコンバータの出力ｖ0 を差動増幅
器７０に受けて、その差動出力（ｖREF −ｖ0 ）をデュ
アルコンパレータ８０に受けて良否判定する。
は、例えばバイポーラ出力の１２ビットＤＡコンバータ
を試験する場合は、デジタル信号発生器２０からデジタ
ルコードの０から４０９５の範囲を２サイクル、即ちサ
イン波形の出力としては１サイクル分発生させて、クロ
ック発生器２１のクロックに同期してデジタルデータを
レファレンスＤＡコンバータ６０と被試験ＤＡコンバー
タとに入力して、レファレンスＤＡコンバータ６０の出
力ｖREF と被試験ＤＡコンバータの出力ｖ0 を差動増幅
器７０に受けて、その差動出力（ｖREF −ｖ0 ）をデュ
アルコンパレータ８０に受けて良否判定する。
【００１９】ここで、差動増幅器７０は高ゲイン増幅の
差動増幅器で、レファレンスＤＡコンバータと被試験Ｄ
Ａコンバータとの比較において、ゲイン誤差、オフセッ
ト誤差、またはグリッチ等の有無が拡大増幅されて出力
される。そして、デュアルコンパレータ８０は、上限比
較するコンパレータ８１と、下限比較するコンパレータ
８２とから成るデュアルタイプのコンパレータである。
差動増幅器で、レファレンスＤＡコンバータと被試験Ｄ
Ａコンバータとの比較において、ゲイン誤差、オフセッ
ト誤差、またはグリッチ等の有無が拡大増幅されて出力
される。そして、デュアルコンパレータ８０は、上限比
較するコンパレータ８１と、下限比較するコンパレータ
８２とから成るデュアルタイプのコンパレータである。
【００２０】また、図２に示すように、上限電圧ＶＯＨ
と下限電圧ＶＯＬとを設定して、差動増幅器７０から出
力された電圧をウインドウストローブ信号により一定時
間連続して比較している。ここで、ウインドウストロー
ブとは、ある時間幅をもって比較を続けることができる
ストローブのことである。また、ストローブとは、不要
な信号と必要な信号とが時間的に直列的にまじっている
とき、ある時間の信号を読み取ることで、必要な信号だ
けを抽出することである。
と下限電圧ＶＯＬとを設定して、差動増幅器７０から出
力された電圧をウインドウストローブ信号により一定時
間連続して比較している。ここで、ウインドウストロー
ブとは、ある時間幅をもって比較を続けることができる
ストローブのことである。また、ストローブとは、不要
な信号と必要な信号とが時間的に直列的にまじっている
とき、ある時間の信号を読み取ることで、必要な信号だ
けを抽出することである。
【００２１】即ち、差動増幅器７０の出力電圧が上限を
こえたときはコンパレータ８１より電圧出力され、また
は下限を越えたときはコンパレータ８２より電圧出力さ
れた場合を不良品と判定し、それ以外の上限と下限内に
電圧が入っている場合を良品と判定する。
こえたときはコンパレータ８１より電圧出力され、また
は下限を越えたときはコンパレータ８２より電圧出力さ
れた場合を不良品と判定し、それ以外の上限と下限内に
電圧が入っている場合を良品と判定する。
【００２２】ここで、デジタルコード０から４０９５ま
での２サイクルの試験に必要な時間は、被試験ＤＡコン
バータの変換レートを１Ｍｓｐｓとすると、１サンプリ
ングあたりの時間は１μｓとなるので下式（２）で求め
られる。但し、判別に要する時間はウインドウストロー
ブの測定時間に比して十分小さいので無視する。
での２サイクルの試験に必要な時間は、被試験ＤＡコン
バータの変換レートを１Ｍｓｐｓとすると、１サンプリ
ングあたりの時間は１μｓとなるので下式（２）で求め
られる。但し、判別に要する時間はウインドウストロー
ブの測定時間に比して十分小さいので無視する。
【００２３】 試験に必要な時間＝１μｓ×４０９６×２≒８ｍｓ ・・・・（２） 従って、１２ビットＤＡコンバータを試験するのに要す
る時間は一個あたり約８ｍｓとなる。
る時間は一個あたり約８ｍｓとなる。
【００２４】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
ＤＡコンバータを試験するのに要する時間は、従来の試
験に比較して数十倍〜数百倍も高速になるため、高スル
ープットのＤＡコンバータ試験をすることができる効果
がある。
施され、以下に記載されるような効果を奏する。即ち、
ＤＡコンバータを試験するのに要する時間は、従来の試
験に比較して数十倍〜数百倍も高速になるため、高スル
ープットのＤＡコンバータ試験をすることができる効果
がある。
【００２５】また、デジタルコードのデータとクロック
のレートを同期して変化させて、発生するサイン波形の
周期を変化させることで、各デジタルコードに対する被
試験ＤＡコンバータの位相遅れの試験もでき、スタティ
ック試験とダイナミック試験の両方を試験する効果も得
られる。
のレートを同期して変化させて、発生するサイン波形の
周期を変化させることで、各デジタルコードに対する被
試験ＤＡコンバータの位相遅れの試験もでき、スタティ
ック試験とダイナミック試験の両方を試験する効果も得
られる。
【００２６】さらに、このＤＡコンバータ試験装置を有
する半導体試験装置をもちいてＤＡコンバータを試験す
る場合は、ロット管理して用途別に温度管理または仕様
別に管理して製造したＤＡコンバータを試験するとき
に、そのロットの中からレファレンスＤＡコンバータを
選別使用することで、試験プログラムをそのつど変更す
ることなしに直ぐに試験することができる効果がある。
する半導体試験装置をもちいてＤＡコンバータを試験す
る場合は、ロット管理して用途別に温度管理または仕様
別に管理して製造したＤＡコンバータを試験するとき
に、そのロットの中からレファレンスＤＡコンバータを
選別使用することで、試験プログラムをそのつど変更す
ることなしに直ぐに試験することができる効果がある。
【図１】本発明のブロック図である。
【図２】本発明の試験のタイミングチャートである。
【図３】従来のブロック図である。
【図４】従来の試験のタイミングチャートである。
２０ デジタル信号発生器 ２１ クロック発生器 ４０ ＡＤコンバータ ５０ 判別器 ６０ レファレンスＤＡコンバータ ７０ 差動増幅器 ８０ デュアルコンパレータ
Claims (3)
- 【請求項１】 デジタルコードを発生するデジタル信号
発生器（２０）と、 サンプリングクロック信号を発生するクロック発生器
（２１）と、 前記デジタル信号発生器（２０）のデータを受けて、前
記クロック発生器（２１）のクロック信号を受けて、該
クロック信号によりＤＡ変換して出力する被試験デバイ
スのＤＡコンバータと、 前記デジタル信号発生器（２０）のデータを分岐して受
けて、前記クロック発生器（２１）のクロック信号を分
岐して受けて、該クロック信号によりＤＡ変換して基準
電圧を出力するレファレンスＤＡコンバータ（６０）
と、 前記被試験デバイスのＤＡコンバータのアナログ出力を
一端に受け、前記レファレンスＤＡコンバータ（６０）
のアナログ出力を他端に受けて、差動増幅して出力する
差動増幅器（７０）と、 該差動増幅器（７０）の差動増幅出力を受けて、上限と
下限の良否判定するデュアルコンパレータ（８０）と、 を具備して試験することを特徴としたＤＡコンバータ試
験装置。 - 【請求項２】 デュアルコンパレータ（８０）はウイン
ドウストローブの期間を比較期間として、良否判定する
請求項１記載のＤＡコンバータ試験装置。 - 【請求項３】 請求項１または２記載のＤＡコンバータ
試験装置を有することを特徴とした半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15021596A JPH09312569A (ja) | 1996-05-22 | 1996-05-22 | Ｄａコンバータ試験装置及びこの装置を用いた半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15021596A JPH09312569A (ja) | 1996-05-22 | 1996-05-22 | Ｄａコンバータ試験装置及びこの装置を用いた半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09312569A true JPH09312569A (ja) | 1997-12-02 |
Family
ID=15492059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15021596A Pending JPH09312569A (ja) | 1996-05-22 | 1996-05-22 | Ｄａコンバータ試験装置及びこの装置を用いた半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09312569A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6535011B1 (en) | 1999-07-23 | 2003-03-18 | Sharp Kabushiki Kaisha | Testing device and testing method for a semiconductor integrated circuit and storage medium having the testing program stored therein |
| US6766266B1 (en) | 1999-07-23 | 2004-07-20 | Sharp Kabushiki Kaisha | Testing device and testing method for semiconductor integrated circuits |
| US20100225635A1 (en) * | 2007-05-29 | 2010-09-09 | Sharp Kabushiki Kaisha | Driving circuit, display device, and television system |
| US8587573B2 (en) | 2008-02-28 | 2013-11-19 | Sharp Kabushiki Kaisha | Drive circuit and display device |
-
1996
- 1996-05-22 JP JP15021596A patent/JPH09312569A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6535011B1 (en) | 1999-07-23 | 2003-03-18 | Sharp Kabushiki Kaisha | Testing device and testing method for a semiconductor integrated circuit and storage medium having the testing program stored therein |
| US6766266B1 (en) | 1999-07-23 | 2004-07-20 | Sharp Kabushiki Kaisha | Testing device and testing method for semiconductor integrated circuits |
| US20100225635A1 (en) * | 2007-05-29 | 2010-09-09 | Sharp Kabushiki Kaisha | Driving circuit, display device, and television system |
| US8416171B2 (en) * | 2007-05-29 | 2013-04-09 | Sharp Kabushiki Kaisha | Display device and television system including a self-healing driving circuit |
| US8587573B2 (en) | 2008-02-28 | 2013-11-19 | Sharp Kabushiki Kaisha | Drive circuit and display device |
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