JPH09312569A - Daコンバータ試験装置及びこの装置を用いた半導体試験装置 - Google Patents
Daコンバータ試験装置及びこの装置を用いた半導体試験装置Info
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- JPH09312569A JPH09312569A JP15021596A JP15021596A JPH09312569A JP H09312569 A JPH09312569 A JP H09312569A JP 15021596 A JP15021596 A JP 15021596A JP 15021596 A JP15021596 A JP 15021596A JP H09312569 A JPH09312569 A JP H09312569A
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Abstract
(57)【要約】
【課題】 本発明は、スループットの高いDAコンバー
タ試験装置を提供する。 【解決手段】 デジタル信号発生器20と、クロック発
生器21と、前記デジタル信号発生器20のデータを受
けて、前記クロック発生器21のクロック信号によりデ
ータを取り込む被試験デバイスのDAコンバータと、並
列に接続したレファレンスDAコンバータ60と、該被
試験デバイスのDAコンバータのアナログ出力を一端に
受け、レファレンスDAコンバータ60のアナログ出力
を他端に受けて、差動増幅する差動増幅器70と、該差
動増幅器70の出力を受けて、良否判定するデュアルコ
ンパレータ80とを具備して試験する解決手段。
タ試験装置を提供する。 【解決手段】 デジタル信号発生器20と、クロック発
生器21と、前記デジタル信号発生器20のデータを受
けて、前記クロック発生器21のクロック信号によりデ
ータを取り込む被試験デバイスのDAコンバータと、並
列に接続したレファレンスDAコンバータ60と、該被
試験デバイスのDAコンバータのアナログ出力を一端に
受け、レファレンスDAコンバータ60のアナログ出力
を他端に受けて、差動増幅する差動増幅器70と、該差
動増幅器70の出力を受けて、良否判定するデュアルコ
ンパレータ80とを具備して試験する解決手段。
Description
【0001】
【発明の属する技術分野】本発明は、DAコンバータを
高スループットで良否判定して試験を行うDAコンバー
タ試験装置に関する。
高スループットで良否判定して試験を行うDAコンバー
タ試験装置に関する。
【0002】
【従来の技術】従来技術の例について、図3と、図4と
を参照して説明する。図3に示すように、従来装置の構
成は、デジタル信号発生器20と、クロック発生器21
と、ADコンバータ40と、良否判定する判別器50と
で構成して、被試験デバイスのDUTとしてのDAコン
バータを試験する。
を参照して説明する。図3に示すように、従来装置の構
成は、デジタル信号発生器20と、クロック発生器21
と、ADコンバータ40と、良否判定する判別器50と
で構成して、被試験デバイスのDUTとしてのDAコン
バータを試験する。
【0003】この構成によるDAコンバータの試験方法
は、例えば12ビットDAコンバータをDUTとして試
験する場合について、図4のタイミングチャートを参照
して説明する。但し、説明を簡明にするため、各素子と
各素子間の遅延時間Tpdによる位相遅れを無視して表示
している。また、デジタルコードの2デジット目以降は
同様のタイミングなので省略して表示している。
は、例えば12ビットDAコンバータをDUTとして試
験する場合について、図4のタイミングチャートを参照
して説明する。但し、説明を簡明にするため、各素子と
各素子間の遅延時間Tpdによる位相遅れを無視して表示
している。また、デジタルコードの2デジット目以降は
同様のタイミングなので省略して表示している。
【0004】デジタル信号発生器20から12ビットに
相当するデジタルコードの0から4095を発生させ
て、そのデジタル入力に対する被試験DAコンバータ出
力のアナログ信号を測定するために、ADコンバータ4
0でデジタル信号に変換し、判別器50で良否判定して
試験する。ここで使用するADコンバータ40は、処理
時間が出力ビット数に比例するので比較的速い、逐次比
較形ADコンバータを使用するとして説明する。
相当するデジタルコードの0から4095を発生させ
て、そのデジタル入力に対する被試験DAコンバータ出
力のアナログ信号を測定するために、ADコンバータ4
0でデジタル信号に変換し、判別器50で良否判定して
試験する。ここで使用するADコンバータ40は、処理
時間が出力ビット数に比例するので比較的速い、逐次比
較形ADコンバータを使用するとして説明する。
【0005】先ず、図4のタイミングチャートに示すよ
うに、クロック発生器21が発生するクロックの立ち下
がりで、デジタル信号発生器20から発生する最初のデ
ジタルコードの0のデータ入力を読み込んで、そのとき
の被試験DAコンバータのアナログ出力を、ADコンバ
ータ40でデジタル出力電圧に変換して、その出力電圧
値が誤差範囲かどうかを判別器50に受けて良否判定す
る。
うに、クロック発生器21が発生するクロックの立ち下
がりで、デジタル信号発生器20から発生する最初のデ
ジタルコードの0のデータ入力を読み込んで、そのとき
の被試験DAコンバータのアナログ出力を、ADコンバ
ータ40でデジタル出力電圧に変換して、その出力電圧
値が誤差範囲かどうかを判別器50に受けて良否判定す
る。
【0006】さらに、デジタル信号発生器20から発生
する次のデジタルコードの1のデータ入力に対する被試
験DAコンバータの出力を同様に、クロック発生器21
が発生する2つめのクロックの立ち下がりで読み込ん
で、そのときの被試験DAコンバータのアナログ出力
を、ADコンバータ40でデジタル出力電圧に変換し
て、その出力電圧値が誤差範囲かどうかを判別器50に
受けて良否判定する。
する次のデジタルコードの1のデータ入力に対する被試
験DAコンバータの出力を同様に、クロック発生器21
が発生する2つめのクロックの立ち下がりで読み込ん
で、そのときの被試験DAコンバータのアナログ出力
を、ADコンバータ40でデジタル出力電圧に変換し
て、その出力電圧値が誤差範囲かどうかを判別器50に
受けて良否判定する。
【0007】以下同様にして、デジタル信号発生器20
から発生するデジタルコードの0から4095のデータ
を順次試験して被試験DAコンバータの良否判定をす
る。
から発生するデジタルコードの0から4095のデータ
を順次試験して被試験DAコンバータの良否判定をす
る。
【0008】従って、各デジタルコードごとに良否判定
するため、ADコンバータによるアナログ信号をデジタ
ル信号に変換する時間が必要となるので、被試験DAコ
ンバータの変換レートが例えば1Mspsの高速である
にもかかわらず試験時間がADコンバータ40の変換時
間により制約されてしまう。
するため、ADコンバータによるアナログ信号をデジタ
ル信号に変換する時間が必要となるので、被試験DAコ
ンバータの変換レートが例えば1Mspsの高速である
にもかかわらず試験時間がADコンバータ40の変換時
間により制約されてしまう。
【0009】例えば、12ビット逐次比較形のADコン
バータの変換レートが1コードあたりの試験時間を10
msとすると、デジタルコード0から4095までの試
験に必要な時間は下式(1)で求められる。但し、判別
に要する時間はADコンバータの変換時間に比して十分
小さいので無視する。
バータの変換レートが1コードあたりの試験時間を10
msとすると、デジタルコード0から4095までの試
験に必要な時間は下式(1)で求められる。但し、判別
に要する時間はADコンバータの変換時間に比して十分
小さいので無視する。
【0010】 試験に必要な時間=10ms×4096≒40s ・・・・(1) 従って、12ビットDAコンバータを試験するのに要す
る時間は一個あたり約40秒となる。
る時間は一個あたり約40秒となる。
【0011】
【発明が解決しようとする課題】上記説明のように、被
試験DAコンバータの試験時間は、そのDAコンバータ
のアナログ出力を各デジタルコードごとに、測定に使用
するADコンバータで再度デジタルデータに変換するた
めに、測定に使用するADコンバータの変換レートによ
り制約されてしまうので、試験時間が長くなり実用上の
不便があった。
試験DAコンバータの試験時間は、そのDAコンバータ
のアナログ出力を各デジタルコードごとに、測定に使用
するADコンバータで再度デジタルデータに変換するた
めに、測定に使用するADコンバータの変換レートによ
り制約されてしまうので、試験時間が長くなり実用上の
不便があった。
【0012】そこで、本発明は、こうした問題に鑑みな
されたもので、その目的は、基準とするレファレンスD
Aコンバータと、被試験DAコンバータとを比較試験す
ることで、スループットの高いDAコンバータ試験装置
を提供することを目的としている。
されたもので、その目的は、基準とするレファレンスD
Aコンバータと、被試験DAコンバータとを比較試験す
ることで、スループットの高いDAコンバータ試験装置
を提供することを目的としている。
【0013】
【課題を解決する為の手段】即ち、上記目的を達成する
ためになされた請求項1に記載の発明は、デジタルコー
ドを発生するデジタル信号発生器20と、サンプリング
クロック信号を発生するクロック発生器21と、前記デ
ジタル信号発生器20のデータを受けて、前記クロック
発生器21のクロック信号を受けて、該クロック信号に
よりDA変換して出力する被試験デバイスのDAコンバ
ータと、前記デジタル信号発生器20のデータを分岐し
て受けて、前記クロック発生器21のクロック信号を分
岐して受けて、該クロック信号によりDA変換して基準
電圧を出力するレファレンスDAコンバータ60と、前
記被試験デバイスのDAコンバータのアナログ出力を一
端に受け、前記レファレンスDAコンバータ60のアナ
ログ出力を他端に受けて、差動増幅する差動増幅器70
と、該差動増幅器70の差動増幅出力を受けて、上限と
下限の良否判定するデュアルコンパレータ80と、を具
備して試験することを特徴としたDAコンバータ試験装
置を要旨としている。
ためになされた請求項1に記載の発明は、デジタルコー
ドを発生するデジタル信号発生器20と、サンプリング
クロック信号を発生するクロック発生器21と、前記デ
ジタル信号発生器20のデータを受けて、前記クロック
発生器21のクロック信号を受けて、該クロック信号に
よりDA変換して出力する被試験デバイスのDAコンバ
ータと、前記デジタル信号発生器20のデータを分岐し
て受けて、前記クロック発生器21のクロック信号を分
岐して受けて、該クロック信号によりDA変換して基準
電圧を出力するレファレンスDAコンバータ60と、前
記被試験デバイスのDAコンバータのアナログ出力を一
端に受け、前記レファレンスDAコンバータ60のアナ
ログ出力を他端に受けて、差動増幅する差動増幅器70
と、該差動増幅器70の差動増幅出力を受けて、上限と
下限の良否判定するデュアルコンパレータ80と、を具
備して試験することを特徴としたDAコンバータ試験装
置を要旨としている。
【0014】また、上記目的を達成するためになされた
請求項2に記載の発明は、デュアルコンパレータ80は
ウインドウストローブの期間を比較期間として、良否判
定する請求項1記載のDAコンバータ試験装置を要旨と
している。
請求項2に記載の発明は、デュアルコンパレータ80は
ウインドウストローブの期間を比較期間として、良否判
定する請求項1記載のDAコンバータ試験装置を要旨と
している。
【0015】さらに、上記目的を達成するためになされ
た請求項3に記載の発明は、請求項1または2記載のD
Aコンバータ試験装置を有することを特徴とした半導体
試験装置を要旨としている。
た請求項3に記載の発明は、請求項1または2記載のD
Aコンバータ試験装置を有することを特徴とした半導体
試験装置を要旨としている。
【0016】
【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。
施例において説明する。
【0017】
【実施例】本発明の実施例について、図1と図2とを参
照して説明する。図1に示すように、本発明の構成は、
デジタル信号発生器20と、クロック発生器21と、基
準となるレファレンスDAコンバータ60と、差動増幅
器70と、良否判定するデュアルコンパレータ80とで
構成して、DUTとしての被試験DAコンバータを試験
している。
照して説明する。図1に示すように、本発明の構成は、
デジタル信号発生器20と、クロック発生器21と、基
準となるレファレンスDAコンバータ60と、差動増幅
器70と、良否判定するデュアルコンパレータ80とで
構成して、DUTとしての被試験DAコンバータを試験
している。
【0018】この構成によるDAコンバータの試験方法
は、例えばバイポーラ出力の12ビットDAコンバータ
を試験する場合は、デジタル信号発生器20からデジタ
ルコードの0から4095の範囲を2サイクル、即ちサ
イン波形の出力としては1サイクル分発生させて、クロ
ック発生器21のクロックに同期してデジタルデータを
レファレンスDAコンバータ60と被試験DAコンバー
タとに入力して、レファレンスDAコンバータ60の出
力vREF と被試験DAコンバータの出力v0 を差動増幅
器70に受けて、その差動出力(vREF −v0 )をデュ
アルコンパレータ80に受けて良否判定する。
は、例えばバイポーラ出力の12ビットDAコンバータ
を試験する場合は、デジタル信号発生器20からデジタ
ルコードの0から4095の範囲を2サイクル、即ちサ
イン波形の出力としては1サイクル分発生させて、クロ
ック発生器21のクロックに同期してデジタルデータを
レファレンスDAコンバータ60と被試験DAコンバー
タとに入力して、レファレンスDAコンバータ60の出
力vREF と被試験DAコンバータの出力v0 を差動増幅
器70に受けて、その差動出力(vREF −v0 )をデュ
アルコンパレータ80に受けて良否判定する。
【0019】ここで、差動増幅器70は高ゲイン増幅の
差動増幅器で、レファレンスDAコンバータと被試験D
Aコンバータとの比較において、ゲイン誤差、オフセッ
ト誤差、またはグリッチ等の有無が拡大増幅されて出力
される。そして、デュアルコンパレータ80は、上限比
較するコンパレータ81と、下限比較するコンパレータ
82とから成るデュアルタイプのコンパレータである。
差動増幅器で、レファレンスDAコンバータと被試験D
Aコンバータとの比較において、ゲイン誤差、オフセッ
ト誤差、またはグリッチ等の有無が拡大増幅されて出力
される。そして、デュアルコンパレータ80は、上限比
較するコンパレータ81と、下限比較するコンパレータ
82とから成るデュアルタイプのコンパレータである。
【0020】また、図2に示すように、上限電圧VOH
と下限電圧VOLとを設定して、差動増幅器70から出
力された電圧をウインドウストローブ信号により一定時
間連続して比較している。ここで、ウインドウストロー
ブとは、ある時間幅をもって比較を続けることができる
ストローブのことである。また、ストローブとは、不要
な信号と必要な信号とが時間的に直列的にまじっている
とき、ある時間の信号を読み取ることで、必要な信号だ
けを抽出することである。
と下限電圧VOLとを設定して、差動増幅器70から出
力された電圧をウインドウストローブ信号により一定時
間連続して比較している。ここで、ウインドウストロー
ブとは、ある時間幅をもって比較を続けることができる
ストローブのことである。また、ストローブとは、不要
な信号と必要な信号とが時間的に直列的にまじっている
とき、ある時間の信号を読み取ることで、必要な信号だ
けを抽出することである。
【0021】即ち、差動増幅器70の出力電圧が上限を
こえたときはコンパレータ81より電圧出力され、また
は下限を越えたときはコンパレータ82より電圧出力さ
れた場合を不良品と判定し、それ以外の上限と下限内に
電圧が入っている場合を良品と判定する。
こえたときはコンパレータ81より電圧出力され、また
は下限を越えたときはコンパレータ82より電圧出力さ
れた場合を不良品と判定し、それ以外の上限と下限内に
電圧が入っている場合を良品と判定する。
【0022】ここで、デジタルコード0から4095ま
での2サイクルの試験に必要な時間は、被試験DAコン
バータの変換レートを1Mspsとすると、1サンプリ
ングあたりの時間は1μsとなるので下式(2)で求め
られる。但し、判別に要する時間はウインドウストロー
ブの測定時間に比して十分小さいので無視する。
での2サイクルの試験に必要な時間は、被試験DAコン
バータの変換レートを1Mspsとすると、1サンプリ
ングあたりの時間は1μsとなるので下式(2)で求め
られる。但し、判別に要する時間はウインドウストロー
ブの測定時間に比して十分小さいので無視する。
【0023】 試験に必要な時間=1μs×4096×2≒8ms ・・・・(2) 従って、12ビットDAコンバータを試験するのに要す
る時間は一個あたり約8msとなる。
る時間は一個あたり約8msとなる。
【0024】
【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。即ち、
DAコンバータを試験するのに要する時間は、従来の試
験に比較して数十倍〜数百倍も高速になるため、高スル
ープットのDAコンバータ試験をすることができる効果
がある。
施され、以下に記載されるような効果を奏する。即ち、
DAコンバータを試験するのに要する時間は、従来の試
験に比較して数十倍〜数百倍も高速になるため、高スル
ープットのDAコンバータ試験をすることができる効果
がある。
【0025】また、デジタルコードのデータとクロック
のレートを同期して変化させて、発生するサイン波形の
周期を変化させることで、各デジタルコードに対する被
試験DAコンバータの位相遅れの試験もでき、スタティ
ック試験とダイナミック試験の両方を試験する効果も得
られる。
のレートを同期して変化させて、発生するサイン波形の
周期を変化させることで、各デジタルコードに対する被
試験DAコンバータの位相遅れの試験もでき、スタティ
ック試験とダイナミック試験の両方を試験する効果も得
られる。
【0026】さらに、このDAコンバータ試験装置を有
する半導体試験装置をもちいてDAコンバータを試験す
る場合は、ロット管理して用途別に温度管理または仕様
別に管理して製造したDAコンバータを試験するとき
に、そのロットの中からレファレンスDAコンバータを
選別使用することで、試験プログラムをそのつど変更す
ることなしに直ぐに試験することができる効果がある。
する半導体試験装置をもちいてDAコンバータを試験す
る場合は、ロット管理して用途別に温度管理または仕様
別に管理して製造したDAコンバータを試験するとき
に、そのロットの中からレファレンスDAコンバータを
選別使用することで、試験プログラムをそのつど変更す
ることなしに直ぐに試験することができる効果がある。
【図1】本発明のブロック図である。
【図2】本発明の試験のタイミングチャートである。
【図3】従来のブロック図である。
【図4】従来の試験のタイミングチャートである。
20 デジタル信号発生器 21 クロック発生器 40 ADコンバータ 50 判別器 60 レファレンスDAコンバータ 70 差動増幅器 80 デュアルコンパレータ
Claims (3)
- 【請求項1】 デジタルコードを発生するデジタル信号
発生器(20)と、 サンプリングクロック信号を発生するクロック発生器
(21)と、 前記デジタル信号発生器(20)のデータを受けて、前
記クロック発生器(21)のクロック信号を受けて、該
クロック信号によりDA変換して出力する被試験デバイ
スのDAコンバータと、 前記デジタル信号発生器(20)のデータを分岐して受
けて、前記クロック発生器(21)のクロック信号を分
岐して受けて、該クロック信号によりDA変換して基準
電圧を出力するレファレンスDAコンバータ(60)
と、 前記被試験デバイスのDAコンバータのアナログ出力を
一端に受け、前記レファレンスDAコンバータ(60)
のアナログ出力を他端に受けて、差動増幅して出力する
差動増幅器(70)と、 該差動増幅器(70)の差動増幅出力を受けて、上限と
下限の良否判定するデュアルコンパレータ(80)と、 を具備して試験することを特徴としたDAコンバータ試
験装置。 - 【請求項2】 デュアルコンパレータ(80)はウイン
ドウストローブの期間を比較期間として、良否判定する
請求項1記載のDAコンバータ試験装置。 - 【請求項3】 請求項1または2記載のDAコンバータ
試験装置を有することを特徴とした半導体試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15021596A JPH09312569A (ja) | 1996-05-22 | 1996-05-22 | Daコンバータ試験装置及びこの装置を用いた半導体試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15021596A JPH09312569A (ja) | 1996-05-22 | 1996-05-22 | Daコンバータ試験装置及びこの装置を用いた半導体試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09312569A true JPH09312569A (ja) | 1997-12-02 |
Family
ID=15492059
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15021596A Pending JPH09312569A (ja) | 1996-05-22 | 1996-05-22 | Daコンバータ試験装置及びこの装置を用いた半導体試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09312569A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6535011B1 (en) | 1999-07-23 | 2003-03-18 | Sharp Kabushiki Kaisha | Testing device and testing method for a semiconductor integrated circuit and storage medium having the testing program stored therein |
US6766266B1 (en) | 1999-07-23 | 2004-07-20 | Sharp Kabushiki Kaisha | Testing device and testing method for semiconductor integrated circuits |
US20100225635A1 (en) * | 2007-05-29 | 2010-09-09 | Sharp Kabushiki Kaisha | Driving circuit, display device, and television system |
US8587573B2 (en) | 2008-02-28 | 2013-11-19 | Sharp Kabushiki Kaisha | Drive circuit and display device |
-
1996
- 1996-05-22 JP JP15021596A patent/JPH09312569A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6535011B1 (en) | 1999-07-23 | 2003-03-18 | Sharp Kabushiki Kaisha | Testing device and testing method for a semiconductor integrated circuit and storage medium having the testing program stored therein |
US6766266B1 (en) | 1999-07-23 | 2004-07-20 | Sharp Kabushiki Kaisha | Testing device and testing method for semiconductor integrated circuits |
US20100225635A1 (en) * | 2007-05-29 | 2010-09-09 | Sharp Kabushiki Kaisha | Driving circuit, display device, and television system |
US8416171B2 (en) * | 2007-05-29 | 2013-04-09 | Sharp Kabushiki Kaisha | Display device and television system including a self-healing driving circuit |
US8587573B2 (en) | 2008-02-28 | 2013-11-19 | Sharp Kabushiki Kaisha | Drive circuit and display device |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
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