JPH0643192A - 交流電源装置 - Google Patents
交流電源装置Info
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- JPH0643192A JPH0643192A JP5068191A JP6819193A JPH0643192A JP H0643192 A JPH0643192 A JP H0643192A JP 5068191 A JP5068191 A JP 5068191A JP 6819193 A JP6819193 A JP 6819193A JP H0643192 A JPH0643192 A JP H0643192A
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
- G01R23/16—Spectrum analysis; Fourier analysis
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- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- General Physics & Mathematics (AREA)
- Supply And Distribution Of Alternating Current (AREA)
- Control Of Voltage And Current In General (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【構成】 ＦＦＴのために必要とされるサンプルデータ
をＡ／Ｄコンバータ１２により取得する際に、出力電圧
（電源出力）を形成するためのクロック（１４）をサン
プルクロックとして用いているので、常に正確な一周期
のデータをサンプルすることができ、従来のウィンドウ
処理が不要となる。 【効果】 本発明によれば、交流負荷電流のＦＦＴ処理
を行う際にウィンドウ処理が不要となるのでコスト面で
有利になるのみならず、ウィンドウ処理に起因して生じ
る誤差をなくすことができる。
をＡ／Ｄコンバータ１２により取得する際に、出力電圧
（電源出力）を形成するためのクロック（１４）をサン
プルクロックとして用いているので、常に正確な一周期
のデータをサンプルすることができ、従来のウィンドウ
処理が不要となる。 【効果】 本発明によれば、交流負荷電流のＦＦＴ処理
を行う際にウィンドウ処理が不要となるのでコスト面で
有利になるのみならず、ウィンドウ処理に起因して生じ
る誤差をなくすことができる。
Description
【０００１】
【産業上の利用分野】本発明は、負荷に交流電力を供給
すると同時に、負荷電流をフーリエ変換してスペクトル
等のモニタを可能とした交流電源装置に関するものであ
る。
すると同時に、負荷電流をフーリエ変換してスペクトル
等のモニタを可能とした交流電源装置に関するものであ
る。
【０００２】
【従来の技術】近年に至り、交流電源装置に接続される
負荷の種類が多様化してきたことから、負荷電流に含ま
れる高調波成分も併せて測定する必要性が増してきた。
負荷の種類が多様化してきたことから、負荷電流に含ま
れる高調波成分も併せて測定する必要性が増してきた。
【０００３】かかる測定を行うために、従来は図１に示
すように、電流検出回路ＤＥＴで検出した電流値をＦＦ
Ｔ（高速フーリエ変換）アナライザＦＡＺに入力してい
た。
すように、電流検出回路ＤＥＴで検出した電流値をＦＦ
Ｔ（高速フーリエ変換）アナライザＦＡＺに入力してい
た。
【０００４】
【発明が解決しようとする課題】しかしながら、図１に
示したＦＦＴアナライザは交流電源ＰＳと別個に設置さ
れているため、いわゆるウィンドウ処理を施す必要があ
った。
示したＦＦＴアナライザは交流電源ＰＳと別個に設置さ
れているため、いわゆるウィンドウ処理を施す必要があ
った。
【０００５】次に、図２〜図４を参照して、上記ウィン
ドウ処理の必要性を説明する。
ドウ処理の必要性を説明する。
【０００６】周知のとおり、ＦＦＴアナライザでは入力
信号を解析するにあたり、あるフレームタイムを有する
周期信号とみなして、そのフーリエ級数を求めている。
このフレームタイムはアナライザの設計で定まる量であ
って、入力信号に応じて変化するものではない。例え
ば、あるフレームタイム内に図２（Ａ）に示す正弦波の
入力信号が得られた場合、実は図２（Ｂ）のような繰り
返し信号のフーリエ級数を求めてしまうという欠点があ
る。
信号を解析するにあたり、あるフレームタイムを有する
周期信号とみなして、そのフーリエ級数を求めている。
このフレームタイムはアナライザの設計で定まる量であ
って、入力信号に応じて変化するものではない。例え
ば、あるフレームタイム内に図２（Ａ）に示す正弦波の
入力信号が得られた場合、実は図２（Ｂ）のような繰り
返し信号のフーリエ級数を求めてしまうという欠点があ
る。
【０００７】このため、フレームタイムの始めと終わり
を接続する部分で不連続点が発生し、本来の正弦波のス
ペクトラム以外に多数の高調波を含むスペクトラム（リ
ーケージ）が求まることになる。但し、例外的に図３
（Ａ）のように１フレーム内に正弦波の周期がピッタリ
と納まる（フレームタイムが入力信号の周期の整数倍に
等しい）場合や、図３（Ｂ）のように信号の始めと終わ
りが同一値に収束すると考えることのできる過渡現象の
場合は、不連続点が発生しないので本来のスペクトラム
を正しく求めることができる。
を接続する部分で不連続点が発生し、本来の正弦波のス
ペクトラム以外に多数の高調波を含むスペクトラム（リ
ーケージ）が求まることになる。但し、例外的に図３
（Ａ）のように１フレーム内に正弦波の周期がピッタリ
と納まる（フレームタイムが入力信号の周期の整数倍に
等しい）場合や、図３（Ｂ）のように信号の始めと終わ
りが同一値に収束すると考えることのできる過渡現象の
場合は、不連続点が発生しないので本来のスペクトラム
を正しく求めることができる。
【０００８】そこで、この対策としてウィンドウと呼ば
れる、リーケージを少なくする関数を入力信号に乗じて
本来の入力信号の形を変形させ、フレームの始めと終わ
りを零に収束させることにより、不連続点の発生をなく
すことが一般に行われている。例えば、本来の入力信号
が図４（Ａ）のような場合、ウィンドウ関数を乗じた後
の信号は図４（Ｂ）のようになる。そして、ＦＦＴアナ
ライザはこのウィンドウ処理された信号に基づいて、ス
ペクトラムを求めることになる。
れる、リーケージを少なくする関数を入力信号に乗じて
本来の入力信号の形を変形させ、フレームの始めと終わ
りを零に収束させることにより、不連続点の発生をなく
すことが一般に行われている。例えば、本来の入力信号
が図４（Ａ）のような場合、ウィンドウ関数を乗じた後
の信号は図４（Ｂ）のようになる。そして、ＦＦＴアナ
ライザはこのウィンドウ処理された信号に基づいて、ス
ペクトラムを求めることになる。
【０００９】このように従来は、交流負荷電流に含まれ
ている高調波成分をＦＦＴで解析する場合、適切なウィ
ンドウ処理を施すことにより、はじめて正確な測定値が
得られた。
ている高調波成分をＦＦＴで解析する場合、適切なウィ
ンドウ処理を施すことにより、はじめて正確な測定値が
得られた。
【００１０】よって本発明の目的は、ＦＦＴに伴うウィ
ンドウ処理を不要にすると共に、そのＦＦＴの結果を知
らせる表示部を一体的に構成した交流電源装置を提供す
ることにある。
ンドウ処理を不要にすると共に、そのＦＦＴの結果を知
らせる表示部を一体的に構成した交流電源装置を提供す
ることにある。
【００１１】
【課題を解決するための手段】かかる目的を達成するた
めに、本発明に係る交流電源装置は、クロックパルスを
発生するクロック発生手段と、前記クロックパルスを入
力し、読み出しアドレスを発生する第１のアドレスカウ
ンタと、所定の電圧波形１周期分の振幅データを予め記
憶させてある波形メモリと、前記第１のアドレスカウン
タから出力される読み出しアドレスに応答して、前記波
形メモリから読み出した記憶データをアナログ信号に変
換するＤ／Ａコンバータと、前記Ｄ／Ａコンバータの出
力を増幅して負荷に交流電力を供給する電力増幅器と、
前記負荷に流れる電流の瞬時値をアナログ電圧に変換す
る電流検出手段と、前記クロック発生手段から出力され
たクロックパルス、または、前記クロック発生手段から
の出力パルスに関連して発生された信号をサンプルクロ
ックとして、前記電流検出手段の出力をサンプルし、電
流データを出力するＡ／Ｄコンバータと、前記クロック
発生手段から出力されるクロックパルスを書き込みアド
レスに変換する第２のアドレスカウンタと、前記書き込
みアドレスに応答して、前記電流データを記憶するサン
プルデータメモリと、前記サンプルデータメモリに記憶
されたデータに基づいて、前記負荷に流れる電流のフー
リエ変換を行うＦＦＴ処理手段と、前記ＦＦＴ処理手段
の出力を表示する表示手段とを具備したものである。
めに、本発明に係る交流電源装置は、クロックパルスを
発生するクロック発生手段と、前記クロックパルスを入
力し、読み出しアドレスを発生する第１のアドレスカウ
ンタと、所定の電圧波形１周期分の振幅データを予め記
憶させてある波形メモリと、前記第１のアドレスカウン
タから出力される読み出しアドレスに応答して、前記波
形メモリから読み出した記憶データをアナログ信号に変
換するＤ／Ａコンバータと、前記Ｄ／Ａコンバータの出
力を増幅して負荷に交流電力を供給する電力増幅器と、
前記負荷に流れる電流の瞬時値をアナログ電圧に変換す
る電流検出手段と、前記クロック発生手段から出力され
たクロックパルス、または、前記クロック発生手段から
の出力パルスに関連して発生された信号をサンプルクロ
ックとして、前記電流検出手段の出力をサンプルし、電
流データを出力するＡ／Ｄコンバータと、前記クロック
発生手段から出力されるクロックパルスを書き込みアド
レスに変換する第２のアドレスカウンタと、前記書き込
みアドレスに応答して、前記電流データを記憶するサン
プルデータメモリと、前記サンプルデータメモリに記憶
されたデータに基づいて、前記負荷に流れる電流のフー
リエ変換を行うＦＦＴ処理手段と、前記ＦＦＴ処理手段
の出力を表示する表示手段とを具備したものである。
【００１２】ここで、前記クロック発生手段から出力さ
れるクロックパルスの周波数ｆCLKは、前記負荷に印加
される交流電圧の周波数ｆL に対して、常にＮ倍（ｆ
CLK ＝Ｎ・ｆL ）に設定される。
れるクロックパルスの周波数ｆCLKは、前記負荷に印加
される交流電圧の周波数ｆL に対して、常にＮ倍（ｆ
CLK ＝Ｎ・ｆL ）に設定される。
【００１３】また、前記負荷に印加される交流電圧の周
波数に応じて、前記Ａ／Ｄコンバータは、前記電流検出
手段から出力されるアナログ電圧の１周期を連続的にサ
ンプルしてＫ個のサンプルデータを得るか、あるいは、
該アナログ電圧の１周期内におけるサンプル点を順次ず
らしてＫ個のサンプルデータを得るかを、適宜選択する
のが好適である。
波数に応じて、前記Ａ／Ｄコンバータは、前記電流検出
手段から出力されるアナログ電圧の１周期を連続的にサ
ンプルしてＫ個のサンプルデータを得るか、あるいは、
該アナログ電圧の１周期内におけるサンプル点を順次ず
らしてＫ個のサンプルデータを得るかを、適宜選択する
のが好適である。
【００１４】
【作用】本発明の上記構成によれば、ＦＦＴのために必
要とされるサンプルデータを取得する際に、出力電圧
（電源出力）を形成するためのクロックをサンプルクロ
ックとして用いているので、常に正確な一周期のデータ
をサンプルすることができ、従来のウィンドウ処理が不
要となる。
要とされるサンプルデータを取得する際に、出力電圧
（電源出力）を形成するためのクロックをサンプルクロ
ックとして用いているので、常に正確な一周期のデータ
をサンプルすることができ、従来のウィンドウ処理が不
要となる。
【００１５】
【実施例】以下、本発明の実施例を詳細に説明する。
【００１６】実施例１ 図５は、本発明を適用したＦＦＴ表示器付き交流電源装
置を示す。本図において２は波形メモリであり、出力電
圧波形（例えば、正弦波，三角波等）の一周期分の振幅
値を予めデジタルデータとして記憶してある。このメモ
リ２への記憶データは、外部からプログラム入力するこ
とも可能である。
置を示す。本図において２は波形メモリであり、出力電
圧波形（例えば、正弦波，三角波等）の一周期分の振幅
値を予めデジタルデータとして記憶してある。このメモ
リ２への記憶データは、外部からプログラム入力するこ
とも可能である。
【００１７】４はカウンタであり、上述した波形メモリ
２の読み出しアドレスを形成する。
２の読み出しアドレスを形成する。
【００１８】６はＤ／Ａコンバータであり、波形メモリ
２から読み出されたデジタルデータ（すなわち、一周期
分の信号波形データ）をアナログ信号に変換する。
２から読み出されたデジタルデータ（すなわち、一周期
分の信号波形データ）をアナログ信号に変換する。
【００１９】８は電力増幅器であり、負荷の要求に足り
る交流電力を供給する。
る交流電力を供給する。
【００２０】１０は負荷電流の瞬時値を検出するための
電流検出回路である。なお、本図中の抵抗は電流検出の
概念を表したにすぎず、その回路構成は任意である。
電流検出回路である。なお、本図中の抵抗は電流検出の
概念を表したにすぎず、その回路構成は任意である。
【００２１】１２はＡ／Ｄコンバータであり、負荷電流
を所定のサンプル周期毎にサンプルして、デジタルデー
タに変換する。このサンプルに用いるサンプルクロック
は、次に述べるクロック発生回路１４から供給される。
を所定のサンプル周期毎にサンプルして、デジタルデー
タに変換する。このサンプルに用いるサンプルクロック
は、次に述べるクロック発生回路１４から供給される。
【００２２】１４はクロック発生回路であり、後に詳述
するクロックパルスを出力する。このことにより、上述
したカウンタ４のカウント値を１ずつ増加させると同時
に、Ａ／Ｄコンバータ１２にサンプルクロックを供給す
る。従って、カウンタ４によって形成される読み出しア
ドレスの発生時期と、Ａ／Ｄコンバータ１２によってサ
ンプルされる時点は常に同期することになる。
するクロックパルスを出力する。このことにより、上述
したカウンタ４のカウント値を１ずつ増加させると同時
に、Ａ／Ｄコンバータ１２にサンプルクロックを供給す
る。従って、カウンタ４によって形成される読み出しア
ドレスの発生時期と、Ａ／Ｄコンバータ１２によってサ
ンプルされる時点は常に同期することになる。
【００２３】１５は出力周波数設定回路であり、負荷に
印加される交流電圧の周波数を所望の値に設定するため
に、上述したクロックパルスの周波数を変化させる。
印加される交流電圧の周波数を所望の値に設定するため
に、上述したクロックパルスの周波数を変化させる。
【００２４】１６はデータメモリであり、計測されたサ
ンプルデータ（すなわち、Ａ／Ｄコンバータ１２の出
力）を記憶する。
ンプルデータ（すなわち、Ａ／Ｄコンバータ１２の出
力）を記憶する。
【００２５】１８はカウンタであり、上記クロック発生
回路１４から出力されるクロックに同期して、計測サン
プルデータメモリ１６の書き込みアドレスを形成する。
回路１４から出力されるクロックに同期して、計測サン
プルデータメモリ１６の書き込みアドレスを形成する。
【００２６】２０はＦＦＴを行うＣＰＵ、２２は制御プ
ログラム等を記憶してあるＲＯＭ、２４はＲＡＭ、２６
はＣＰＵ２０によって演算されたＲＭＳ値，平均値，ス
ペクトル分布等を可視化する表示器である。また、２８
は各種の入力設定等を行うためのスイッチ群である。
ログラム等を記憶してあるＲＯＭ、２４はＲＡＭ、２６
はＣＰＵ２０によって演算されたＲＭＳ値，平均値，ス
ペクトル分布等を可視化する表示器である。また、２８
は各種の入力設定等を行うためのスイッチ群である。
【００２７】図６は、図５に示したカウンタ４，波形メ
モリ２，Ｄ／Ａコンバータ６の詳細な回路構成を示す。
本実施例では、カウンタ４として１０ビットのカウンタ
を用いている。従って、そのカウント値は０〜１０２３
（十進表示）を繰り返す。また、波形メモリ２には既に
述べた通り、出力電圧波形における一周期分の振幅デー
タが記憶されているので、波形メモリ２から読み出され
る１０２４個の振幅データによって、出力波形の一周期
が形成されることになる。
モリ２，Ｄ／Ａコンバータ６の詳細な回路構成を示す。
本実施例では、カウンタ４として１０ビットのカウンタ
を用いている。従って、そのカウント値は０〜１０２３
（十進表示）を繰り返す。また、波形メモリ２には既に
述べた通り、出力電圧波形における一周期分の振幅デー
タが記憶されているので、波形メモリ２から読み出され
る１０２４個の振幅データによって、出力波形の一周期
が形成されることになる。
【００２８】このように、出力周波数の大小に拘りな
く、常に、１０２４個の振幅データによって出力波形の
一周期が形成される。換言すれば、クロック発生回路１
４から出力されるクロックパルスの周波数は、常に、出
力周波数の１０２４倍となっている。
く、常に、１０２４個の振幅データによって出力波形の
一周期が形成される。換言すれば、クロック発生回路１
４から出力されるクロックパルスの周波数は、常に、出
力周波数の１０２４倍となっている。
【００２９】波形メモリ２の入力ビット数は、カウンタ
４の出力ビット数と同じであるため、１０ビットであ
る。また、波形メモリ２の出力ビット数は、本実施例で
は、１２ビットとしてある。従って、波形メモリ２から
は０〜４０９５（十進）の値を有する一連のデータが一
周期毎に繰り返して読み出される。
４の出力ビット数と同じであるため、１０ビットであ
る。また、波形メモリ２の出力ビット数は、本実施例で
は、１２ビットとしてある。従って、波形メモリ２から
は０〜４０９５（十進）の値を有する一連のデータが一
周期毎に繰り返して読み出される。
【００３０】Ｄ／Ａコンバータ６は、図６に示すよう
に、１２ビットのＤ／Ａコンバータチップ６Ａと、演算
増幅器６Ｂおよび抵抗Ｒ1 〜Ｒ3 とによって構成されて
いる。従って、カウンタ４がアドレス０〜１０２３を指
定するたびに、演算増幅器６Ｂからは１サイクル分のア
ドレス信号が得られる。
に、１２ビットのＤ／Ａコンバータチップ６Ａと、演算
増幅器６Ｂおよび抵抗Ｒ1 〜Ｒ3 とによって構成されて
いる。従って、カウンタ４がアドレス０〜１０２３を指
定するたびに、演算増幅器６Ｂからは１サイクル分のア
ドレス信号が得られる。
【００３１】図７は、図５に示した電力増幅器８および
電流検出回路１０の詳細な回路構成を示す。本図におい
ては、公知のプッシュプル型増幅器および電流検出用抵
抗を示しているので、説明は省略する。
電流検出回路１０の詳細な回路構成を示す。本図におい
ては、公知のプッシュプル型増幅器および電流検出用抵
抗を示しているので、説明は省略する。
【００３２】図８〜図１０には、図５に示したＡ／Ｄコ
ンバータ１２およびその周辺の回路を詳細に示してい
る。また図１１は、図８〜図１０をつなげた時の位置関
係を示している。
ンバータ１２およびその周辺の回路を詳細に示してい
る。また図１１は、図８〜図１０をつなげた時の位置関
係を示している。
【００３３】図８〜図１０に示した回路は負荷電流をデ
ジタル化するのみならず、本交流電源装置によって三相
交流を発生させた場合のことを考慮して、線間電圧も測
定できるような入力端子を備えている。また、相電圧を
測定するための入力端子を備えていることから、負荷電
流の測定を行うことによって、負荷における消費電力を
演算することも可能となる。
ジタル化するのみならず、本交流電源装置によって三相
交流を発生させた場合のことを考慮して、線間電圧も測
定できるような入力端子を備えている。また、相電圧を
測定するための入力端子を備えていることから、負荷電
流の測定を行うことによって、負荷における消費電力を
演算することも可能となる。
【００３４】さらに、図８〜図１０に示した回路では負
荷電流のアナログピーク値を常時検出するために、絶対
値回路４０およびピークホールド回路４２によってピー
クディテクタを構成している。すなわち、急峻な電流の
変化が生じた場合にも、ピーク値を検出することができ
るように、アナログ式のピークディテクタを備えてい
る。これは、隣接するサンプル点の中間にピーク電流が
生じた場合、Ａ／Ｄコンバータ１２ではその電流ピーク
を検出することができないからである。
荷電流のアナログピーク値を常時検出するために、絶対
値回路４０およびピークホールド回路４２によってピー
クディテクタを構成している。すなわち、急峻な電流の
変化が生じた場合にも、ピーク値を検出することができ
るように、アナログ式のピークディテクタを備えてい
る。これは、隣接するサンプル点の中間にピーク電流が
生じた場合、Ａ／Ｄコンバータ１２ではその電流ピーク
を検出することができないからである。
【００３５】なお、Ａ／Ｄコンバータ１２はこれらの各
種入力に対応してＡ／Ｄ変換を実行するため、入力切替
制御信号を入力切替制御回路５４から受信する構成とし
てある。
種入力に対応してＡ／Ｄ変換を実行するため、入力切替
制御信号を入力切替制御回路５４から受信する構成とし
てある。
【００３６】図８に示した相電圧入力端子Ｈｉ，Ｌｏ
は、本実施例による交流電源装置の出力端子に接続され
る。そして、この交流電源装置の出力電圧を測定する時
には、リレー３６の作用によりこれらの入力端子側に切
り換わる。
は、本実施例による交流電源装置の出力端子に接続され
る。そして、この交流電源装置の出力電圧を測定する時
には、リレー３６の作用によりこれらの入力端子側に切
り換わる。
【００３７】線間電圧／リモートセンシング用入力端子
Ｈｉ，Ｌｏは、３相交流の線間電圧、および、負荷端子
間における実際の印加電圧（リモートセンシング電圧）
を測定することができる。すなわち、本交流電源装置を
３台用意し、その出力端を３相スター結線とすることに
より３相電源として使用する場合、上記入力端子を３相
の線間に接続することにより、線間電圧を測定すること
ができる。また、本交流電源装置と交流負荷とを接続す
るラインでの電圧降下が大である場合には、交流負荷に
印加されている実際の電圧が不明である。そこで、その
交流負荷の両入力端子から直接に印加電圧を検出するた
め、電圧検出用ケーブルを線間電圧／リモートセンシン
グ用入力端子に接続する。
Ｈｉ，Ｌｏは、３相交流の線間電圧、および、負荷端子
間における実際の印加電圧（リモートセンシング電圧）
を測定することができる。すなわち、本交流電源装置を
３台用意し、その出力端を３相スター結線とすることに
より３相電源として使用する場合、上記入力端子を３相
の線間に接続することにより、線間電圧を測定すること
ができる。また、本交流電源装置と交流負荷とを接続す
るラインでの電圧降下が大である場合には、交流負荷に
印加されている実際の電圧が不明である。そこで、その
交流負荷の両入力端子から直接に印加電圧を検出するた
め、電圧検出用ケーブルを線間電圧／リモートセンシン
グ用入力端子に接続する。
【００３８】電流測定用入力端子Ｈｉ，Ｌｏは、本交流
電源装置の出力端側に設けた電流検出抵抗の両端に接続
され、出力電流を測定するために用いる。
電源装置の出力端側に設けた電流検出抵抗の両端に接続
され、出力電流を測定するために用いる。
【００３９】上述した各種の電圧および電流を測定する
際には、コモンモードノイズの影響による誤差の増加を
防ぐため、各入力端の後段に差動増幅器を設けてある。
際には、コモンモードノイズの影響による誤差の増加を
防ぐため、各入力端の後段に差動増幅器を設けてある。
【００４０】また電圧および電流信号の測定範囲を広げ
るために、４段階に変化する電圧アッテネータ３０およ
び電流アッテネータ３２を用い、これらのアッテネータ
の後段にはＡ／Ｄコンバータ１２の入力電圧範囲に被測
定電圧のレベルを合わせるため、増幅器（２ｎｄ ＡＭ
Ｐ）を接続してある。
るために、４段階に変化する電圧アッテネータ３０およ
び電流アッテネータ３２を用い、これらのアッテネータ
の後段にはＡ／Ｄコンバータ１２の入力電圧範囲に被測
定電圧のレベルを合わせるため、増幅器（２ｎｄ ＡＭ
Ｐ）を接続してある。
【００４１】Ａ／Ｄコンバータ１２は、８チャンネルの
マルチプレクサを内蔵している。そして、その第１の入
力端ｃｈ１にはサンプルホールド回路４６を介して電圧
測定用信号が入り、第３の入力端ｃｈ３にはサンプルホ
ールド回路４８を介して電流測定用信号が入る。
マルチプレクサを内蔵している。そして、その第１の入
力端ｃｈ１にはサンプルホールド回路４６を介して電圧
測定用信号が入り、第３の入力端ｃｈ３にはサンプルホ
ールド回路４８を介して電流測定用信号が入る。
【００４２】また電流のピーク値を測定するために、電
流測定用信号は絶対値回路４０を介してピークホールド
回路４２に入力され、そこでピーク検出された信号がサ
ンプルホールド回路４４を通って、Ａ／Ｄコンバータ１
２の第５の入力端ｃｈ５に入る。
流測定用信号は絶対値回路４０を介してピークホールド
回路４２に入力され、そこでピーク検出された信号がサ
ンプルホールド回路４４を通って、Ａ／Ｄコンバータ１
２の第５の入力端ｃｈ５に入る。
【００４３】このように本実施例では、ＦＦＴのために
必要とされるサンプルデータを取得する際に、出力電圧
（電源出力）を形成するためのクロックをサンプルクロ
ックとして共用しているので、常に正確な一周期のデー
タをサンプルすることができ、従来のウィンドウ処理が
不要となる。
必要とされるサンプルデータを取得する際に、出力電圧
（電源出力）を形成するためのクロックをサンプルクロ
ックとして共用しているので、常に正確な一周期のデー
タをサンプルすることができ、従来のウィンドウ処理が
不要となる。
【００４４】実施例２ 図１２は、本発明の第２の実施例を示す。本図と、第１
の実施例を示した図５との相違点は、出力周波数ｆout
の大小に応答して、検出された負荷電流のサンプリング
方法を変更していることである。
の実施例を示した図５との相違点は、出力周波数ｆout
の大小に応答して、検出された負荷電流のサンプリング
方法を変更していることである。
【００４５】かかるサンプリングを実行するために、図
１２に示した第２の実施例では出力周波数判定回路６０
を設け、この回路６０により、出力周波数ｆout が (i) １Ｈｚ≦ｆout ＜１６Ｈｚ (ii) １６Ｈｚ≦ｆout ＜２５６Ｈｚ (iii) ２５６Ｈｚ≦ｆout ＜４０９６Ｈｚ のいずれのレンジに属するかを判別している。
１２に示した第２の実施例では出力周波数判定回路６０
を設け、この回路６０により、出力周波数ｆout が (i) １Ｈｚ≦ｆout ＜１６Ｈｚ (ii) １６Ｈｚ≦ｆout ＜２５６Ｈｚ (iii) ２５６Ｈｚ≦ｆout ＜４０９６Ｈｚ のいずれのレンジに属するかを判別している。
【００４６】そして、出力周波数ｆout が属するレンジ
の情報をサンプルタイミング制御回路６２に与えてい
る。サンプルタイミング制御回路６２の作用について
は、後に、図１３〜図１５を参照して説明する。
の情報をサンプルタイミング制御回路６２に与えてい
る。サンプルタイミング制御回路６２の作用について
は、後に、図１３〜図１５を参照して説明する。
【００４７】なお、本実施例においては、Ｄ／Ａコンバ
ータ１２に入力された波形をサンプルするに際して、２
５６個のデータにより一周期のアナログ波形を計測する
こととしている。ただし、波形メモリ２から読み出され
た１０２４個の振幅データによって出力波形の一周期が
形成される点については、第１の実施例と同じである。
そこで、本実施例では分周器６４を設け、これにより、
クロックパルスの周波数を１／４に分周している。
ータ１２に入力された波形をサンプルするに際して、２
５６個のデータにより一周期のアナログ波形を計測する
こととしている。ただし、波形メモリ２から読み出され
た１０２４個の振幅データによって出力波形の一周期が
形成される点については、第１の実施例と同じである。
そこで、本実施例では分周器６４を設け、これにより、
クロックパルスの周波数を１／４に分周している。
【００４８】図１３〜図１５は、本交流電源装置の出力
周波数ｆout に応じて、３種類のデータサンプリングが
行われることを示している。
周波数ｆout に応じて、３種類のデータサンプリングが
行われることを示している。
【００４９】(i) １Ｈｚ≦ｆout ＜１６Ｈｚの場合 図１３に示すように、一周期内の振幅を連続的にサンプ
ルし、２５６個のサンプルデータをデータメモリ１６に
供給する。
ルし、２５６個のサンプルデータをデータメモリ１６に
供給する。
【００５０】(ii)１６Ｈｚ≦ｆout ＜２５６Ｈｚの場合 図１４に示すように、まず一周期内につき１６点をサン
プルし、かつ、このサンプル点を少しずつずらしながら
１６回繰り返してサンプルを行い、結果として、一周期
内で２５６個のサンプルデータを得る。
プルし、かつ、このサンプル点を少しずつずらしながら
１６回繰り返してサンプルを行い、結果として、一周期
内で２５６個のサンプルデータを得る。
【００５１】(iii) ２５６Ｈｚ≦ｆout ＜４０９６Ｈｚ
の場合 図１５に示すように、まず一周期内につき１点をサンプ
ルし、かつ、このサンプル点を少しずつずらしながら２
５６回繰り返してサンプルを行い、結果として、一周期
内で２５６個のサンプルデータを得る。
の場合 図１５に示すように、まず一周期内につき１点をサンプ
ルし、かつ、このサンプル点を少しずつずらしながら２
５６回繰り返してサンプルを行い、結果として、一周期
内で２５６個のサンプルデータを得る。
【００５２】このように第２の実施例においても、波形
メモリ２の読み出しクロックと、Ａ／Ｄコンバータ１２
のサンプルクロックとは、必ず同期することになるの
で、常に正確な一周期のデータをサンプルすることがで
き、従来のウィンドウ処理が不要となる。
メモリ２の読み出しクロックと、Ａ／Ｄコンバータ１２
のサンプルクロックとは、必ず同期することになるの
で、常に正確な一周期のデータをサンプルすることがで
き、従来のウィンドウ処理が不要となる。
【００５３】図１６は、上述した第１および第２の実施
例の特色をより明確に表したフローチャートである。本
図から明らかなように、第１および第２の実施例ではＦ
ＦＴ処理（ステップＳ６）に先立って、ウィンドウ処理
（ステップＳ４）を実行する必要がない。
例の特色をより明確に表したフローチャートである。本
図から明らかなように、第１および第２の実施例ではＦ
ＦＴ処理（ステップＳ６）に先立って、ウィンドウ処理
（ステップＳ４）を実行する必要がない。
【００５４】すなわち第１および第２の実施例では、図
１７に示すように、常に正確な一周期がサンプルされる
ことになるので、従来のウィンドウ処理が不要となる。
１７に示すように、常に正確な一周期がサンプルされる
ことになるので、従来のウィンドウ処理が不要となる。
【００５５】実施例３ 上述した２つの実施例では、交流電力を発生する部分と
ＦＦＴ処理を行う部分の両者が同一のケース内に納めら
れていることを前提として説明してきたが、ＦＦＴ処理
を行う部分を別のケースに内蔵し、物理的に離れた位置
でモニタすることも可能である。
ＦＦＴ処理を行う部分の両者が同一のケース内に納めら
れていることを前提として説明してきたが、ＦＦＴ処理
を行う部分を別のケースに内蔵し、物理的に離れた位置
でモニタすることも可能である。
【００５６】すなわち図５に示したブロック図におい
て、カウンタ１８，データメモリ１６，Ａ／Ｄコンバー
タ１２，ＣＰＵ２０，ＲＯＭ２２，ＲＡＭ２４，表示器
２６，入力スイッチ２８を別のケースに内蔵すると共
に、クロック発生回路１４から供給される書込みクロッ
クをケーブル線（図示せず）を介してカウンタ１８に入
力する。
て、カウンタ１８，データメモリ１６，Ａ／Ｄコンバー
タ１２，ＣＰＵ２０，ＲＯＭ２２，ＲＡＭ２４，表示器
２６，入力スイッチ２８を別のケースに内蔵すると共
に、クロック発生回路１４から供給される書込みクロッ
クをケーブル線（図示せず）を介してカウンタ１８に入
力する。
【００５７】また、電流検出回路１０から得られた電流
検出信号についても、別のケーブル線を介してＡ／Ｄコ
ンバータ１２に入力する。この時には、周囲のノイズに
よる影響を避けるため、光ケーブルを介して電流検出信
号を伝送することも可能である。
検出信号についても、別のケーブル線を介してＡ／Ｄコ
ンバータ１２に入力する。この時には、周囲のノイズに
よる影響を避けるため、光ケーブルを介して電流検出信
号を伝送することも可能である。
【００５８】さらに、クロック発生回路１４として別個
のシンセサイザを使用し、このシンセサイザをマニュア
ル／リモート操作することにより、出力周波数を設定す
ることも可能である。
のシンセサイザを使用し、このシンセサイザをマニュア
ル／リモート操作することにより、出力周波数を設定す
ることも可能である。
【００５９】実施例４ 先に説明した実施例１においては、クロック発生回路１
４から出力されたパルスをそのままＡ／Ｄコンバータ１
２のサンプルパルスとして用いているが、アドレスカウ
ンタ４またはアドレスカウンタ１８の出力に基づいて当
該サンプルクロックを形成することも可能である。
４から出力されたパルスをそのままＡ／Ｄコンバータ１
２のサンプルパルスとして用いているが、アドレスカウ
ンタ４またはアドレスカウンタ１８の出力に基づいて当
該サンプルクロックを形成することも可能である。
【００６０】
【発明の効果】以上説明したとおり本発明によれば、交
流負荷電流のＦＦＴ処理を行う際にウィンドウ処理が不
要となるのでコスト面で有利になるのみならず、ウィン
ドウ処理に起因して生じる誤差をなくすことができる。
流負荷電流のＦＦＴ処理を行う際にウィンドウ処理が不
要となるのでコスト面で有利になるのみならず、ウィン
ドウ処理に起因して生じる誤差をなくすことができる。
【図１】従来技術の説明図である。
【図２】ＦＦＴのウィンドウ処理についての説明図であ
る。
る。
【図３】ＦＦＴのウィンドウ処理についての説明図であ
る。
る。
【図４】ＦＦＴのウィンドウ処理についての説明図であ
る。
る。
【図５】本発明の第１の実施例を示すブロック図であ
る。
る。
【図６】図５に示したカウンタ４，波形メモリ２，Ｄ／
Ａコンバータ６の詳細なブロック図である。
Ａコンバータ６の詳細なブロック図である。
【図７】図５に示した電力増幅器８および電流検出回路
１０の詳細な回路図である。
１０の詳細な回路図である。
【図８】図５に示したＡ／Ｄコンバータ１２およびその
周辺の回路を示すブロック図である。
周辺の回路を示すブロック図である。
【図９】図５に示したＡ／Ｄコンバータ１２およびその
周辺の回路を示すブロック図である。
周辺の回路を示すブロック図である。
【図１０】図５に示したＡ／Ｄコンバータ１２およびそ
の周辺の回路を示すブロック図である。
の周辺の回路を示すブロック図である。
【図１１】図８〜図１０を接続した時の位置関係を示し
た図である。
た図である。
【図１２】本発明の第２の実施例を示すブロック図であ
る。
る。
【図１３】第２の実施例におけるサンプリング法を説明
した図である。
した図である。
【図１４】第２の実施例におけるサンプリング法を説明
した図である。
した図である。
【図１５】第２の実施例におけるサンプリング法を説明
した図である。
した図である。
【図１６】第１および第２の実施例の動作手順を示すフ
ローチャートである。
ローチャートである。
【図１７】第１および第２の実施例の動作を示す波形図
である。
である。
２ 出力電圧波形メモリ ４ カウンタ ６ Ｄ／Ａコンバータ ８ 電力増幅器 １０ 電流検出回路 １２ Ａ／Ｄコンバータ １４ クロック発生回路 １６ 計測サンプルデータメモリ １８ カウンタ ２０ ＣＰＵ ２２ ＲＯＭ ２４ ＲＡＭ ２６ 表示器 ２８ スイッチ群（キーマトリックス）
Claims (3)
- 【請求項１】 クロックパルスを発生するクロック発生
手段と、 前記クロックパルスを入力し、読み出しアドレスを発生
する第１のアドレスカウンタと、 所定の電圧波形１周期分の振幅データを予め記憶させて
ある波形メモリと、 前記第１のアドレスカウンタから出力される読み出しア
ドレスに応答して、前記波形メモリから読み出した記憶
データをアナログ信号に変換するＤ／Ａコンバータと、 前記Ｄ／Ａコンバータの出力を増幅して負荷に交流電力
を供給する電力増幅器と、 前記負荷に流れる電流の瞬時値をアナログ電圧に変換す
る電流検出手段と、 前記クロック発生手段から出力されたクロックパルス、
または、前記クロック発生手段からの出力パルスに関連
して発生された信号をサンプルクロックとして、前記電
流検出手段の出力をサンプルし、電流データを出力する
Ａ／Ｄコンバータと、 前記クロック発生手段から出力されるクロックパルスを
書き込みアドレスに変換する第２のアドレスカウンタ
と、 前記書き込みアドレスに応答して、前記電流データを記
憶するサンプルデータメモリと、 前記サンプルデータメモリに記憶されたデータに基づい
て、前記負荷に流れる電流のフーリエ変換を行うＦＦＴ
処理手段と、 前記ＦＦＴ処理手段の出力を表示する表示手段とを具備
したことを特徴とする交流電源装置。 - 【請求項２】 請求項１において、前記クロック発生手
段から出力されるクロックパルスの周波数ｆCLK は、前
記負荷に印加される交流電圧の周波数ｆL に対して、常
にＮ倍（ｆCLK ＝Ｎ・ｆL ）に設定されることを特徴と
する交流電源装置。 - 【請求項３】 請求項１において、前記負荷に印加され
る交流電圧の周波数に応じて、前記Ａ／Ｄコンバータ
は、 前記電流検出手段から出力されるアナログ電圧の１周期
を連続的にサンプルしてＫ個のサンプルデータを得る
か、あるいは、該アナログ電圧の１周期内におけるサン
プル点を順次ずらしてＫ個のサンプルデータを得るか
を、 適宜選択することを特徴とする交流電源装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5068191A JP2771420B2 (ja) | 1992-05-29 | 1993-03-26 | 交流電源装置 |
| US08/067,920 US5305242A (en) | 1992-05-29 | 1993-05-27 | AC power supply apparatus and load current measurement method in AC power supply apparatus |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-139186 | 1992-05-29 | ||
| JP13918692 | 1992-05-29 | ||
| JP5068191A JP2771420B2 (ja) | 1992-05-29 | 1993-03-26 | 交流電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0643192A true JPH0643192A (ja) | 1994-02-18 |
| JP2771420B2 JP2771420B2 (ja) | 1998-07-02 |
Family
ID=26409425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5068191A Expired - Lifetime JP2771420B2 (ja) | 1992-05-29 | 1993-03-26 | 交流電源装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5305242A (ja) |
| JP (1) | JP2771420B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006109039A (ja) * | 2004-10-05 | 2006-04-20 | Mitsubishi Electric Corp | Ｄ級増幅器 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5631545A (en) * | 1994-06-29 | 1997-05-20 | Electric Power Research Institute, Inc. | Apparatus and method for regulating a power line using frequency domain self-synchronization control |
| US5548203A (en) * | 1994-06-29 | 1996-08-20 | Electric Power Research Institute, Inc. | Capacitor polarity-based var correction controller for resonant line conditions and large amplitude line harmonics |
| US7313179B1 (en) * | 1999-12-23 | 2007-12-25 | Agilent Technologies, Inc. | Minimizing windowing effects in particular for signal recovery |
| US8907658B2 (en) | 2012-04-19 | 2014-12-09 | Kohler, Inc. | System and method of measuring power produced by a power source |
| TWI635287B (zh) * | 2016-10-11 | 2018-09-11 | 力誠儀器股份有限公司 | Electric current measuring method and system thereof |
| CN107976568A (zh) * | 2016-10-24 | 2018-05-01 | 力诚仪器股份有限公司 | 一种电流测量方法及其系统 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5122800A (en) * | 1989-01-26 | 1992-06-16 | Harald Philipp | Variable successive approximation converter |
-
1993
- 1993-03-26 JP JP5068191A patent/JP2771420B2/ja not_active Expired - Lifetime
- 1993-05-27 US US08/067,920 patent/US5305242A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006109039A (ja) * | 2004-10-05 | 2006-04-20 | Mitsubishi Electric Corp | Ｄ級増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5305242A (en) | 1994-04-19 |
| JP2771420B2 (ja) | 1998-07-02 |
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