JPH07260855A - 雑音計測方法と装置およびこれを用いる雑音低減方法 - Google Patents

Abstract

(57)【要約】 【目的】 アナログ／ディジタル混在集積回路のディジ
タル回路から発生する雑音のアナログ回路への影響の評
価を行うに好適な雑音計測方法と装置、および、これを
用いる雑音低減方法を提供すること。 【構成】 アナログ／ディジタル混在集積回路のための
雑音計測方法であって、前記電圧比較器を動作させるク
ロックを、前記クロックにより動作する回路の駆動クロ
ックから、順次時間をずらして供給することにより、各
時間における前記電圧比較器の出力電圧分布を計測する
ことを特徴とする雑音計測方法、および、上記計測方法
により再生された雑音波形の振幅をアナログ回路から減
算することを特徴とする雑音計測方法を用いる雑音低減
方法。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は雑音計測方法と装置およ
びこれを用いる雑音低減方法に関し、特に、ＡＳＩＣな
ど、アナログ／ディジタル混在集積回路のディジタル回
路から発生する雑音のアナログ回路への影響の評価を行
うに好適な雑音計測方法と装置およびこれを用いる雑音
低減方法に関する。

【０００２】

【従来の技術】アナログ回路とディジタル回路を同一基
板上に作成する混在ＩＣにおいては、クロックにより駆
動されるディジタル回路の動作に伴なって発生する雑音
の影響により、アナログ回路が誤動作を起こすという問
題がある。この問題を解決するためには、ディジタル回
路から発生する雑音の大きさを把握し、その影響を定量
的に調べる必要がある。従来、このための方法として
は、ＡＤ変換器の入力信号を基準となる参照電圧と比較
することにより、ＡＤ変換結果の信頼性を判断する方法
が、例えば、特開平05-22133号公報に開示された方法な
どにより提案されている。また、一方、基板雑音を直接
的に計測する方法としては、ディジタル回路のクロック
により発生する雑音の影響を、基板上に作成された単体
トランジスタによって調べる方法が提案されている。こ
の種の方法としては、例えば、「Ｅxperimental Ｒesul
ts and Ｍodeling Ｔechniques for Ｓubstrate Ｎoise
in Ｍixed-Ｓignal Ｉntegrated Ｃircuits」(ＩＥＥ
Ｅ Ｊournal of Ｓolid-Ｓtate Ｃircuits, vol.28,199
3)などに記載されているものを挙げることができる。

【０００３】

【発明が解決しようとする課題】上記従来技術の前者、
すなわち、ＡＤ変換器の入力信号を、基準となる参照電
圧と比較することにより、ＡＤ変換結果の信頼性を判断
する方法では、誤動作を生じる電圧範囲を目安として知
ることが可能であるが、雑音の影響の時間的な変化を知
ることはできないという問題がある。また、上記従来技
術の後者、すなわち、単体トランジスタにより雑音を計
測する方法では、雑音の時間的な変化を測定することは
可能であるが、微弱雑音を充分増幅して計測する利得
や、雑音を計測するための広い帯域を確保することが困
難であり、更に、チップ外部の寄生成分の影響があるた
め、混在集積回路の内部を伝達する雑音を正確に推定す
ることは難しいという問題がある。このように、従来の
計測方法および装置では、アナログ／ディジタル混在集
積回路において、基板から伝達される雑音の時間的な変
化を計測し、その大きさを定量的に評価することは難し
かった。しかし、アナログ／ディジタル混在集積回路に
おいて、基板から伝達される雑音を低減させるという目
的のためには、雑音計測手段の確立が重要な課題であ
る。本発明は上記事情に鑑みてなされたもので、その目
的とするところは、従来の技術における上述の如き問題
を解消し、アナログ／ディジタル混在集積回路におい
て、ディジタル回路から発生する雑音のアナログ回路へ
の影響の評価を行うに好適な雑音計測方法と装置、およ
び、これを用いる雑音低減方法を提供することにある。

【０００４】

【課題を解決するための手段】本発明の上記目的は、少
なくとも１つのクロックにより動作する回路とクロック
により動作する少なくとも１つの電圧比較器を含む回路
とが作成された集積回路のための雑音計測方法であっ
て、前記電圧比較器を動作させるクロックを、前記クロ
ックにより動作する回路の駆動クロックから、順次時間
をずらして供給することにより、各時間における前記電
圧比較器の出力電圧分布を計測することを特徴とする雑
音計測方法とその装置、および、前記雑音計測方法によ
って再生された雑音波形の振幅をアナログ回路から減算
することを特徴とする雑音計測方法によって達成され
る。

【０００５】

【作用】本発明に係る雑音計測方法とその装置において
は、ディジタル回路から発生する雑音を、アナログ回路
における波形として再生することができるため、アナロ
グ回路に対する雑音の時間的な変化を定量的に知ること
が可能になる。また、本発明に係る雑音低減方法におい
ては、上述の雑音計測方法に基づいて得た雑音波形の振
幅をアナログ回路から減算するため、実質的に雑音を低
減させることが可能になる。

【０００６】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。まず、雑音検出に用いられる電圧比較器の
構成と動作について、図２，図３を用いて説明する。図
２に示す電圧比較器２０は、第１の入力端子から入力さ
れる参照電圧発生回路２１からの参照電圧(Ｖref)と 第
２の入力端子から入力される入力電圧発生回路２２から
の入力電圧(Ｖin)の電圧値を比較する回路である。電圧
比較器２０の内部において、入力電圧(Ｖin)と参照電圧
(Ｖref)は スイッチ２３，２４により切り替えられ、両
者の差分は増幅器２７により増幅されて高／低のレベル
として出力(Ｖout)される。なお、２８はラッチ回路で
ある。図３は、電圧比較器２０の出力電圧(Ｖout)が 高
レベルになる頻度を示したものであり、図２の参照電圧
(Ｖref)を一定として 入力電圧(Ｖin)をｄＶずつ変化さ
せながら、各入力電圧(Ｖin)における出力電圧を複数回
計測して求めたものである。

【０００７】雑音が存在しない理想的な状態(２５で示
す)では、入力電圧(Ｖin)が参照電圧(Ｖref)より高いと
きには高レベルを、入力電圧(Ｖin)が参照電圧(Ｖref)
より低いときには低レベルを出力する。しかしながら、
雑音が存在する場合には、２６で示すように 出力電圧
(Ｖout)が高レベルとなる頻度が不確定となる領域が存
在し、出力電圧(Ｖout)が 入力電圧(Ｖin)とともに徐々
に変化し、その値が５０％となる入力電圧(Ｖin)の値も
参照電圧(Ｖref)からずれたＶmの値となる。以下に説明
するように、本発明に係る雑音計測方法と装置において
は、図３に示した、出力電圧(Ｖout)が高レベルとなる
頻度の分布関数から上述のＶmの値を求めて、雑音波形
を再生するものである。図４に、本発明による雑音波形
再生の原理を説明する。ここでは、アナログ回路とディ
ジタル回路を同一の周波数で駆動する場合を例にとって
説明する。

【０００８】図４において、３０はディジタル回路動作
により発生する雑音の波形、３１はディジタル回路を駆
動するためのクロックの波形、３２はアナログ回路を駆
動するためのクロックの波形をそれぞれ示す。ディジタ
ル回路の動作により発生する雑音は、ディジタル回路を
駆動するためのクロック３１の立上り，立下がり時に発
生し、立上り／立下がり変化直後にピーキングを持つ高
周波のリンギング波形と考えられる。ここで、まず、ア
ナログ回路をディジタル回路に対して非同期で駆動した
場合の動作を考える。各比較器入力電圧において複数回
の計測を行い、更に、比較器入力電圧を順次ずらして計
測すると、比較器が誤動作を起こす頻度分布３３は、雑
音振幅に依存して広がりを持つ。従って、この分布の標
準偏差の値から雑音振幅を推定することが可能である。

【０００９】次に、アナログ回路を、ディジタル回路の
クロックに対してある決まったタイミングで駆動する場
合を考える。すなわち、ディジタルクロックＣＫ１から
ｄｔずれた位置で、上と同様に各比較器入力電圧におい
て複数回の計測を行う。これにより、雑音波形の参照電
圧(Ｖref)からずれた ほぼ等しい絶対値が常に得られ
る。その結果、比較器が誤動作を起こす頻度分布は、広
がりが小さく、平均値が上述のＶrefからずれた分布３
４となる。このときの平均値の値が ディジタル回路の
(上述のｄｔで)決まった時点での雑音振幅に相当する。
ここで、比較器が誤動作を起こす頻度分布をｐ(ｉ)、確
立論から導かれる状態分布関数をＰ０とすると、平均値
Ｖmは次の式で表される。 Ｖm＝ｄＶ・Σ(Ｖref＋ｄＶ・ｉ)・ｐ(ｉ)／Ｐ０ ・・・・(１)

【００１０】ここで、加算の範囲は、−Ｉ≦ｉ≦Ｉ(Ｉ
は、整数)である。この値を、アナログ回路のクロック
３２を、ディジタル回路のクロックからｄｔ時間ずつず
らしてアナログ回路を駆動し、時間ｔ０からｔｎまで計
測することにより、ディジタルクロック動作に伴なう雑
音の影響を波形として再生することが可能となる。ま
た、図３に示した電圧比較器出力電圧が高レベルになる
頻度から、その変化点を以ってある時点における雑音振
幅として求めることも可能である。この方法によっても
Ｖmを求める場合と同様に、雑音の影響を波形として再
生することが可能である。以下、図１により、本発明の
第１の実施例を説明する。アナログ／ディジタル混在集
積回路３は、ディジタル回路部７と雑音検出用の電圧比
較器２０を含むアナログ回路部８により構成され、それ
ぞれ、ＣＫ１，ＣＫ２のクロックにより駆動される。

【００１１】電圧比較器２０とディジタル回路７を同一
の周波数で駆動する場合は、クロック発生回路１からデ
ィジタル回路７を駆動するためのクロックを供給し、時
間遅れ発生回路２を介して電圧比較器２０を駆動するた
めのクロックを供給する。電圧比較器２０には、参照電
圧発生回路２１からの 参照電圧(Ｖref)と、この参照電
圧(Ｖref)を中心として 徐々に変化する入力電圧発生回
路２２からの入力電圧(Ｖin)が供給され、電圧比較器出
力２０が誤動作を起こす頻度分布が計測される。計測さ
れた雑音は、データ収集装置４により収集され、処理装
置５によって波形の再生が行われ、表示装置６に表示さ
れる。これにより、雑音波形を具体的に把握することが
容易に可能となる。

【００１２】上記実施例では、ディジタル回路を駆動す
るクロックが一種類の場合を示したが、実際には複数の
クロックで駆動されると考えられる。この場合の電圧比
較器２０のクロックの決定方法に関して、本発明の第２
の実施例を、図５により説明する。ディジタル回路を駆
動するクロックは、外部から複数供給する場合と、内部
で複数のクロックを生成して駆動する場合とが存在す
る。図５に示すような、周波数ｆ１，ｆ２，ｆ３の３種
類にクロックが存在する場合、まず、それらのクロック
の「最大公約数」を求める。この場合の「最大公約数」と
は、複数の周波数のクロックの立上がりが一致する周波
数を意味している。ここでは、ｆ３が相当する。次に、
電圧比較器２０の駆動周波数をｆ３と同一周波数とし、
上述の最大公約数のディジタルクロックの１周期におけ
る計測を行うことにより、ディジタル回路１周期分の波
形を再生することが可能となる。

【００１３】上述の方法を実現するための構成を、図６
により説明する。本実施例においては、クロック発生回
路１から発生した複数のクロック信号について、演算回
路９において上述の最大公約数が求められる。この値が
比較器を駆動するクロックとして、時間遅れ発生回路２
に入力される。なお、上述の最大公約数の値は、ＤＳＰ
により容易に求められ、集積回路３上にて実現すること
も可能である。上記実施例においては、１つの電圧比較
器を用いた計測法を示したが、複数の電圧比較器を用い
て計測することも可能である。その場合の、本発明の第
３の実施例を、図７に示す。本実施例においては、アナ
ログ／ディジタル混在集積回路３上には、雑音検出用電
圧比較器を含んだアナログ回路８ａ〜８ｄが、ディジタ
ル回路７の周囲に配置される。そして、４か所のアナロ
グ回路８ａ〜８ｄからのデータは、データ収集装置４に
取り込まれ、データ処理装置５で波形の再生が行われ
る。

【００１４】このような計測を行うことにより、それぞ
れの場所における雑音の影響を調べることが可能とな
る。以上の各実施例は、ディジタル回路の発生する雑音
の影響を波形として再生する方法および手段に関するも
のである。次に、再生した雑音波形を用いて、雑音の影
響を低減する方法に関する、本発明の第４の実施例を、
図８に基づいて説明する。本実施例においては、データ
処理装置５により再生された雑音波形データは、Ｄ／Ａ
変換器１０を介してアナログ信号に戻されたのち、減算
回路１１にて、アナログ回路の出力電圧値から雑音電圧
値を除去した電圧が求められる。この際、アナログ回路
の帯域から、雑音波形の周波数特性を制限するためのロ
ーパスフィルタあるいはハイパスフィルタから構成され
る演算回路１３や、雑音データにアナログ回路の利得な
どの特性に応じて重みを付ける演算回路１４を、Ｄ／Ａ
変換器１０と減算回路１１の間に設置することも可能で
ある。

【００１５】これら、周波数制限および重み付き係数
は、アナログ回路の入力を一定として雑音の影響が最も
小さくなるように決定するか、あるいは、アナログ回路
に既知の信号を入力し、信号の歪が最も小さくなるよう
に決定すれば良い。なお、演算回路１３，１４の機能
は、データ処理装置５の内部でディジタル的に信号処理
を行うことも可能である。また、減算回路１１，演算回
路１３，１４は、集積回路３上に作成し、外部から雑音
再生データを入力して駆動することも可能である。ここ
で、ディジタル回路の発生する雑音の影響は、ディジタ
ル回路のクロックとともに周期的に現われるため、１周
期の計測を行えば、ほぼ等しく推定できる。そこで、Ｄ
／Ａ変換器１０，演算回路１１の間に記憶装置１５を設
置して、計測した雑音データの保持し、ディジタル回路
動作に応じて順次減算回路にデータを送ることも可能で
ある。

【００１６】この方法によれば、雑音計測の負荷を低減
や計測時間の短縮を図ることができる。記憶装置１５
も、集積回路３上に集積することあるいはデータ処理装
置内部にて処理を行うことも可能である。次に、アナロ
グ回路が、Ａ／Ｄ変換器のように、アナログ電圧をディ
ジタル電圧に変換する回路である場合の、本発明の第５
の実施例を説明する。この場合、データ処理装置５を用
いて、減算，重み付き演算，周波数特性演算等のデータ
処理が行えるため、減算回路が不要となり、構成は、ア
ナログ回路８の出力をデータ収集装置５に入力すれば、
図１と等しくなる。更に、サンプルホールド回路を備え
たアナログ回路の場合には、雑音の影響はオフセットと
して現われる。そこで、雑音波形によらず、サンプリン
グ時点での雑音平均値を検出して減算することにより、
雑音の影響を除去することが可能となる。

【００１７】ここで、アナログ回路とディジタル回路の
動作タイミングを自由に選択することが可能であれば、
再生したディジタル回路の発生する雑音が最も低い範囲
でアナログ回路のサンプリングを行うことにより、雑音
の影響を低減することが可能になる。上記各実施例にお
いては、雑音検出回路として１つの電圧比較器を使用す
る場合を示したが、複数の電圧比較器から構成されるＡ
Ｄ変換器を用いても構成可能である。なお、上記実施例
においては、雑音検出回路として入力電圧と参照電圧が
１組のシングルエンド形電圧比較器の場合を述べたが、
雑音の低減を図るために、２組の入力電圧，参照電圧を
用いてその差の電圧を検出するように構成された差動形
電圧比較器を用いて計測することも可能である。この方
法によれば、増幅器など差動形回路の雑音への耐性を調
べることができる。

【００１８】上記各実施例によれば、ディジタル回路か
ら発生する雑音の影響を波形として再生することによ
り、アナログ回路に対する雑音の時間的な変化を知るこ
とが可能となるため、雑音の性質を知る上で、極めて有
効な方法および装置を実現できるものである。また、こ
の結果を用いることにより、雑音の低減を図る上で極め
て有効な方法を実現できるものである。なお、上記各実
施例は本発明の一例を示したものであり、本発明はこれ
に限定されるべきものではないことは言うまでもないこ
とである。

【００１９】

【発明の効果】以上、詳細に説明した如く、本発明によ
れば、アナログ／ディジタル混在集積回路のディジタル
回路から発生する雑音のアナログ回路への影響の評価を
行うに好適な雑音計測方法と装置、および、これを用い
る雑音低減方法を実現できるという顕著な効果を奏する
ものである。

【図面の簡単な説明】

【図１】本発明の第１の実施例を説明するブロック図で
ある。

【図２】雑音検出する電圧比較器の構成を示す図であ
る。

【図３】電圧比較器の出力が高レベルとなる頻度を示す
説明図である。

【図４】本発明に係る雑音波形再生方法の原理を説明す
る図である。

【図５】本発明の第２の実施例を説明する図である。

【図６】本発明の第２の実施例の構成を示すブロック図
である。

【図７】本発明の第３の実施例を説明する図である。

【図８】本発明の第４の実施例の構成を示すブロック図
である。

【符号の説明】

１ クロック発生回路 ２ 位相差調整回路 ３ アナログ／ディジタル混在集積回路 ４ データ収集装置 ５ データ処理装置 ６ 表示装置 ７ ディジタル回路 ８ アナログ回路 ９ 最大公約数演算回路 １０ Ｄ／Ａ変換器 １１ 減算回路 １３ 周波数帯域制限演算回路 １４ 重み付き演算回路 １５ 記憶装置 ２０ 電圧比較器 ２１ 参照電圧発生回路 ２２ 入力電圧発生回路 ２３，２４ スイッチ ２５ 理想状態での電圧比較器出力特性 ２６ 雑音が存在するときの電圧比較器出力特性 ３０ 雑音波形 ３１ ディジタル回路駆動用クロック信号 ３２ アナログ回路駆動用クロック信号 ３３ アナログ回路とディジタル回路とを非同期動作さ
せるときの電圧比較器の出力が誤動作を起こす頻度分布 ３４ アナログ回路とディジタル回路とを同期動作させ
るときの電圧比較器の出力が誤動作を起こす頻度分布

───────────────────────────────────────────────────── フロントページの続き (72)発明者 松浦 達治 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (19)

【特許請求の範囲】
1. 【請求項１】 少なくとも１つのクロックにより動作す
   る回路とクロックにより動作する少なくとも１つの電圧
   比較器を含む回路とが作成された集積回路のための雑音
   計測方法であって、前記電圧比較器を動作させるクロッ
   クを、前記クロックにより動作する回路の駆動クロック
   から、順次時間をずらして供給することにより、各時間
   における前記電圧比較器の出力電圧分布を計測すること
   を特徴とする雑音計測方法。
2. 【請求項２】 前記電圧比較器の出力電圧分布の計測に
   際しては、前記電圧比較器の出力電圧分布の変化点を検
   出し、各時間における前記変化点を以って前記クロック
   により動作する回路の発生する雑音波形として再生する
   ことを特徴とする請求項１記載の雑音計測方法。
3. 【請求項３】 前記電圧比較器の出力電圧分布から、当
   該電圧比較器が誤動作を起こす頻度分布を計測すること
   を特徴とする請求項１または２のいずれかに記載の雑音
   計測方法。
4. 【請求項４】 前記頻度分布のデータを収集するととも
   に各時間における前記頻度分布の平均値を演算し、各時
   間における前記頻度分布の平均値を以って前記クロック
   により動作する回路から発生する雑音波形として再生す
   ることを特徴とする請求項３記載の雑音計測方法。
5. 【請求項５】 前記クロックにより動作する回路のクロ
   ックが複数存在する場合、該複数のクロックの周波数の
   最大公約数を求め、それと同等のクロックで前記電圧比
   較器を駆動することを特徴とする請求項１〜４のいずれ
   かに記載の雑音計測方法。
6. 【請求項６】 少なくとも１つのクロックにより動作す
   る回路とクロックにより動作する少なくとも１つの電圧
   比較器を含む回路とが作成された集積回路のための雑音
   計測装置であって、前記電圧比較器のクロックを、前記
   クロックにより動作する回路の駆動クロックから順次時
   間をずらして駆動する手段と、各時間における前記電圧
   比較器の出力電圧分布を計測する手段を有することを特
   徴とする雑音計測装置。
7. 【請求項７】 前記各手段に加えて、前記電圧比較器の
   出力電圧分布の変化点を検出する手段と、該手段により
   検出した各時間における前記変化点に基づいて、前記ク
   ロックにより動作する回路から発生する雑音波形を再生
   する手段とを有することを特徴とする請求項６記載の雑
   音計測装置。
8. 【請求項８】 前記各手段に加えて、前記電圧比較器の
   出力電圧分布から前記電圧比較器が誤動作を起こす頻度
   分布を計測する手段を有することを特徴とする請求項６
   または７記載の雑音計測装置。
9. 【請求項９】 前記各手段に加えて、前記頻度分布のデ
   ータを収集する手段と、該手段により収集したデータに
   基づいて、各時間における前記頻度分布の平均値を演算
   する手段と、各時間における前記頻度分布の平均値に基
   づいて前記クロックにより動作する回路から発生する雑
   音波形を再生する手段とを有することを特徴とする請求
   項８記載の雑音計測装置。
10. 【請求項１０】 前記クロックにより動作する回路のク
    ロックが複数存在する場合、該複数のクロックの周波数
    の最大公約数を求める手段と、それと同等のクロックで
    前記電圧比較器を駆動する手段を有することを特徴とす
    る請求項６〜９のいずれかに記載の雑音計測装置。
11. 【請求項１１】 前記集積回路が、前記クロックにより
    動作する回路の周囲に前記電圧比較器を含む回路が複数
    個配置されているものであり、前記各手段を前記電圧比
    較器を含む回路の数だけ有することを特徴とする請求項
    ６〜１０のいずれかに記載の雑音計測装置。
12. 【請求項１２】 前記電圧比較器が、その第１入力端子
    に固定電圧を入力する手段と、その第２入力端子に前記
    固定電圧を中心として徐々に変化する電圧を印加する手
    段を有するものであることを特徴とする請求項６〜１１
    のいずれかに記載の雑音計測装置。
13. 【請求項１３】 前記電圧比較器が、その第１，第３入
    力端子に固定電圧を入力する手段と、その第２，第４入
    力端子に前記固定電圧を中心として徐々に変化する電圧
    を印加する手段を有し、更に、前記第１，第２および第
    ３，第４の入力電圧の差を計測する手段を備えたもので
    あることを特徴とする請求項６〜１１のいずれかに記載
    の雑音計測装置。
14. 【請求項１４】 請求項４，５のいずれかに記載の雑音
    計測方法を用いる雑音低減方法であって、再生された雑
    音波形の振幅の小さい領域でアナログ回路のサンプリン
    グを行うことを特徴とする雑音低減方法。
15. 【請求項１５】 前記アナログ回路のサンプリングを行
    う時点で、更に、再生された雑音波形の振幅値を減算す
    ることを特徴とする請求項１４記載の雑音低減方法。
16. 【請求項１６】 請求項４，５のいずれかに記載の雑音
    計測方法を用いる雑音低減方法であって、再生された雑
    音波形値をアナログ回路の出力から減算することを特徴
    とする雑音低減方法。
17. 【請求項１７】 前記アナログ回路の帯域に応じて、再
    生された雑音波形値の周波数制限を行い、その値をアナ
    ログ回路の出力から減算することを特徴とする請求項１
    ６記載の雑音低減方法。
18. 【請求項１８】 前記アナログ回路の利得特性に応じ
    て、再生された雑音波形値の重み付け演算を行い、その
    値をアナログ回路の出力から減算することを特徴とする
    請求項１６記載の雑音低減方法。
19. 【請求項１９】 前記再生された雑音波形の値を記憶し
    ておくことを可能にしたことを特徴とする請求項１４か
    ら１８のいずれかに記載の雑音低減方法。