JPH0798336A - サンプリング式測定装置 - Google Patents
サンプリング式測定装置Info
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- JPH0798336A JPH0798336A JP24120493A JP24120493A JPH0798336A JP H0798336 A JPH0798336 A JP H0798336A JP 24120493 A JP24120493 A JP 24120493A JP 24120493 A JP24120493 A JP 24120493A JP H0798336 A JPH0798336 A JP H0798336A
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Abstract
(57)【要約】
【目的】 高価な高速サンプリング用のアナログ・デジ
タル変換器等を使用すること無く、サンプリング周波数
の１／２以上の周波数帯域でもエリアシングが生じる事
のない手段を備えたサンプリング式の測定装置を得るこ
とを目的とする。 【構成】 被測定の入力をサンプリングしてホールドす
るサンプル・ホールド回路、このサンプル・ホールド回
路によって得た入力をデジタル信号に変換するアナログ
・デジタル変換器、このアナログ・デジタル変換器の出
力に演算／処理を施すデジタル・シグナル・プロセッサ
を備えた装置において、それぞれ周波数の異なるサンプ
リング・クロックを発生する複数個のサンプリング・ク
ロック発生器を設け、前記デジタル・シグナル・プロセ
ッサで得られた測定値の変化を検出し、この測定値の変
化に応じて選択されるサンプリング・クロックにより被
測定入力をサンプリングするようにしたことを特徴とし
たもの。
タル変換器等を使用すること無く、サンプリング周波数
の１／２以上の周波数帯域でもエリアシングが生じる事
のない手段を備えたサンプリング式の測定装置を得るこ
とを目的とする。 【構成】 被測定の入力をサンプリングしてホールドす
るサンプル・ホールド回路、このサンプル・ホールド回
路によって得た入力をデジタル信号に変換するアナログ
・デジタル変換器、このアナログ・デジタル変換器の出
力に演算／処理を施すデジタル・シグナル・プロセッサ
を備えた装置において、それぞれ周波数の異なるサンプ
リング・クロックを発生する複数個のサンプリング・ク
ロック発生器を設け、前記デジタル・シグナル・プロセ
ッサで得られた測定値の変化を検出し、この測定値の変
化に応じて選択されるサンプリング・クロックにより被
測定入力をサンプリングするようにしたことを特徴とし
たもの。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル・サンプリン
グ方式による測定装置に関するものである。
グ方式による測定装置に関するものである。
【０００２】
【従来の技術】周知のように、デジタル・サンプリング
方式の測定装置においては、サンプリング周波数をｆｓ
とすると、ｆｓ／２までの周波数帯域の信号しか正しく
測定する事が出来ず、ｆｓ／２以上の信号成分ではエリ
アシングが生じる。このエリアシングを無くすには、ア
ンチエリアシング・フイルタ，或いは高速のサンプリン
グ用Ａ／Ｄ変換器を用いれば良いが、アンチエリアシン
グ・フイルタ，或いは高速サンプリング用のＡ／Ｄ変換
器は高価である。
方式の測定装置においては、サンプリング周波数をｆｓ
とすると、ｆｓ／２までの周波数帯域の信号しか正しく
測定する事が出来ず、ｆｓ／２以上の信号成分ではエリ
アシングが生じる。このエリアシングを無くすには、ア
ンチエリアシング・フイルタ，或いは高速のサンプリン
グ用Ａ／Ｄ変換器を用いれば良いが、アンチエリアシン
グ・フイルタ，或いは高速サンプリング用のＡ／Ｄ変換
器は高価である。
【０００３】
【発明が解決しようとする課題】本発明の目的は、高価
なアンチエリアシング・フイルタ，或いは高速サンプリ
ング用のＡ／Ｄ変換器等を使用すること無く、ｆｓ／２
以上の周波数帯域でもエリアシングが生じる事のない手
段を備えたサンプリング式の測定装置を得ることにあ
る。
なアンチエリアシング・フイルタ，或いは高速サンプリ
ング用のＡ／Ｄ変換器等を使用すること無く、ｆｓ／２
以上の周波数帯域でもエリアシングが生じる事のない手
段を備えたサンプリング式の測定装置を得ることにあ
る。
【０００４】
【課題を解決するための手段】本発明は、被測定の入力
をサンプリングしてホールドするサンプル・ホールド回
路、このサンプル・ホールド回路によって得た入力をデ
ジタル信号に変換するアナログ・デジタル変換器、この
アナログ・デジタル変換器の出力に演算／処理を施すデ
ジタル・シグナル・プロセッサを備えた装置において、
それぞれ周波数の異なるサンプリング・クロックを発生
する複数個のサンプリング・クロック発生器を設け、前
記デジタル・シグナル・プロセッサで得られた測定値の
変化を検出し、この測定値の変化に応じて選択されるサ
ンプリング・クロックにより被測定入力をサンプリング
するようにしたことを特徴としたものである。
をサンプリングしてホールドするサンプル・ホールド回
路、このサンプル・ホールド回路によって得た入力をデ
ジタル信号に変換するアナログ・デジタル変換器、この
アナログ・デジタル変換器の出力に演算／処理を施すデ
ジタル・シグナル・プロセッサを備えた装置において、
それぞれ周波数の異なるサンプリング・クロックを発生
する複数個のサンプリング・クロック発生器を設け、前
記デジタル・シグナル・プロセッサで得られた測定値の
変化を検出し、この測定値の変化に応じて選択されるサ
ンプリング・クロックにより被測定入力をサンプリング
するようにしたことを特徴としたものである。
【０００５】
【作用】このような本発明では、表示更新周期毎に変え
るサンプリング・クロックに応じた測定値の変化からエ
リアシングが起こったことが検出され、これによりエリ
アシングが起こらなサンプリング周波数が複数のサンプ
リング・クロックの中から選択される。
るサンプリング・クロックに応じた測定値の変化からエ
リアシングが起こったことが検出され、これによりエリ
アシングが起こらなサンプリング周波数が複数のサンプ
リング・クロックの中から選択される。
【０００６】
【実施例】以下図面を用いて本発明を説明する。図１は
本発明装置の一実施例の構成図である。図において、ｖ
は被測定の入力を示すものである。１０はサンプル・ホ
ールド回路、２０はアナログ・デジタル変換器（以下、
Ａ／Ｄ変換器という）、３０はＡ／Ｄ変換器２０の出力
を受け、後述のような種々の演算，及び処理を行うデジ
タル・シグナル・プロセッサ（以下、単にＤＳＰとい
う）、４０はマイクロ・プロセッサ（以下、単にＣＰＵ
という）、５０は表示器である。ＣＰＵ４０はＤＳＰ３
０の出力データを受け取り、そのデータに種々の処理を
施して表示データとして表示器５０に送出する。
本発明装置の一実施例の構成図である。図において、ｖ
は被測定の入力を示すものである。１０はサンプル・ホ
ールド回路、２０はアナログ・デジタル変換器（以下、
Ａ／Ｄ変換器という）、３０はＡ／Ｄ変換器２０の出力
を受け、後述のような種々の演算，及び処理を行うデジ
タル・シグナル・プロセッサ（以下、単にＤＳＰとい
う）、４０はマイクロ・プロセッサ（以下、単にＣＰＵ
という）、５０は表示器である。ＣＰＵ４０はＤＳＰ３
０の出力データを受け取り、そのデータに種々の処理を
施して表示データとして表示器５０に送出する。
【０００７】６１〜６３はそれぞれ周波数の異なるサン
プリング・クロックを発生するクロック発生器、７０は
各クロック発生器６１〜６３が出力するサンプリング・
クロックを切り換える切換器である。このクロック切換
器７０の切り換え制御はＤＳＰ３０の出力によって行わ
れる。被測定入力ｖは切換器７０を通過したサンプリン
グ・クロックが与えられるサンプル・ホールド回路１０
によってサンプリングされ、そのサンプリングされた入
力ｖはＡ／Ｄ変換器２０によってデジタル信号に変換さ
れる。なお、本実施例ではサンプリング・クロック発生
器として６１〜６３の３個を使用した場合について説明
するが、３個に限定するものではなく、複数個有れば良
い。
プリング・クロックを発生するクロック発生器、７０は
各クロック発生器６１〜６３が出力するサンプリング・
クロックを切り換える切換器である。このクロック切換
器７０の切り換え制御はＤＳＰ３０の出力によって行わ
れる。被測定入力ｖは切換器７０を通過したサンプリン
グ・クロックが与えられるサンプル・ホールド回路１０
によってサンプリングされ、そのサンプリングされた入
力ｖはＡ／Ｄ変換器２０によってデジタル信号に変換さ
れる。なお、本実施例ではサンプリング・クロック発生
器として６１〜６３の３個を使用した場合について説明
するが、３個に限定するものではなく、複数個有れば良
い。
【０００８】ＤＳＰ３０において、３１は被測定入力ｖ
の実効値を算出する為の２乗演算手段、３２は入力ｖの
平均値を算出する為の絶対値手段、３３は電力を算出す
る為の掛算手段を示すものである。Ａ／Ｄ変換器２０よ
り得られたデジタル信号はＤＳＰ３０における上記演算
手段３１〜３３の何れかに与えられる。３４は演算手段
３１〜３３の出力を受け、各手段の出力の平均化処理を
行う為の平均化演算手段、３５はメモリで、平均化演算
手段３４の出力はこのメモリ３５に格納される。３６は
平均化演算手段３４によって得られた平均値を後述の如
くして比較／判定する比較／判定手段、３７は比較／判
定手段３６の判定によりサンプリング・クロックを選択
するサンプリング・クロック選択手段である。このクロ
ック選択手段の出力によって前記したサンプリング・ク
ロック切換え回路７０が駆動され、これによりサンプリ
ング・クロック発生器６１〜６３の出力が切換えられ
る。このような構成に於いて、その動作を図２に示すフ
ローを用いて説明すると次の如くなる。
の実効値を算出する為の２乗演算手段、３２は入力ｖの
平均値を算出する為の絶対値手段、３３は電力を算出す
る為の掛算手段を示すものである。Ａ／Ｄ変換器２０よ
り得られたデジタル信号はＤＳＰ３０における上記演算
手段３１〜３３の何れかに与えられる。３４は演算手段
３１〜３３の出力を受け、各手段の出力の平均化処理を
行う為の平均化演算手段、３５はメモリで、平均化演算
手段３４の出力はこのメモリ３５に格納される。３６は
平均化演算手段３４によって得られた平均値を後述の如
くして比較／判定する比較／判定手段、３７は比較／判
定手段３６の判定によりサンプリング・クロックを選択
するサンプリング・クロック選択手段である。このクロ
ック選択手段の出力によって前記したサンプリング・ク
ロック切換え回路７０が駆動され、これによりサンプリ
ング・クロック発生器６１〜６３の出力が切換えられ
る。このような構成に於いて、その動作を図２に示すフ
ローを用いて説明すると次の如くなる。
【０００９】ここで、サンプリング・クロック発生器６
１〜６３が発生するサンプリング・クロックの周波数を
それぞれｆｓ１〜ｆｓ３とし、図２のフローに示す如く
最初に切換え回路７０によりｆｓ１をセットするものと
する。被測定入力ｖはこのクロックｆｓ１によってサン
プリングされ、Ａ／Ｄ変換器２０においてデジタル信号
に変換される。変換されたデジタル信号は前記したよう
にＤＳＰ３０における２乗演算手段３１，絶対値手段３
２，又は掛算手段３３に与えられた後、平均化演算手段
３４によって平均化処理が施される。平均化処理された
結果の値をＭ１とすると、このデータＭ１はメモリー３
５に格納される。メモリー３５に格納されたデータＭ１
は、入力ｖの測定値としてＣＰＵ４０に転送され、この
ＣＰＵの制御の基に表示器５０においてその値が所定の
表示周期に従って表示される。この動作を図２のフロー
において「ｆｓ１処理」として示す。
１〜６３が発生するサンプリング・クロックの周波数を
それぞれｆｓ１〜ｆｓ３とし、図２のフローに示す如く
最初に切換え回路７０によりｆｓ１をセットするものと
する。被測定入力ｖはこのクロックｆｓ１によってサン
プリングされ、Ａ／Ｄ変換器２０においてデジタル信号
に変換される。変換されたデジタル信号は前記したよう
にＤＳＰ３０における２乗演算手段３１，絶対値手段３
２，又は掛算手段３３に与えられた後、平均化演算手段
３４によって平均化処理が施される。平均化処理された
結果の値をＭ１とすると、このデータＭ１はメモリー３
５に格納される。メモリー３５に格納されたデータＭ１
は、入力ｖの測定値としてＣＰＵ４０に転送され、この
ＣＰＵの制御の基に表示器５０においてその値が所定の
表示周期に従って表示される。この動作を図２のフロー
において「ｆｓ１処理」として示す。
【００１０】次に、切換え回路７０によりサンプリング
・クロック発生器６２を選択し、周波数ｆｓ２のサンプ
リング・クロックをセットする。このクロックｆｓ２に
より被測定入力ｖをサンプリングし、デジタル信号に変
換する。変換されたデジタル信号は前記したようにＤＳ
Ｐ３０における各演算手段３１〜３３に与えられた後、
平均化演算手段３４によって平均化処理が施される。平
均化処理された結果の値をＭ２とすると、このデータＭ
２はメモリー３５に格納されると共に、ＣＰＵ４０に転
送され、表示器５０においてその値が表示される。この
動作を図２のフローにおいて「ｆｓ２処理」として示
す。ここで、このデータＭ２と先にサンプリング・クロ
ックｆｓ１によって得たデータＭ１とが比較／判定回路
３６に加えられてその値が比較され、データＭ２の値が
ほぼ等しいか、相違するかが判定される。その判定結果
はサンプリング・クロック選択手段３７を介してサンプ
リング・クロック切換え回路７０に与えられ、Ｍ１とＭ
２が近似している場合，即ち測定値に変化が無い場合に
は表示器５０で表示される表示更新周期毎にｆｓ１とｆ
ｓ２が切り換えられ、「ｆｓ１処理」と「ｆｓ２処理」
が交互に行われ、入力ｖの測定が行われる。
・クロック発生器６２を選択し、周波数ｆｓ２のサンプ
リング・クロックをセットする。このクロックｆｓ２に
より被測定入力ｖをサンプリングし、デジタル信号に変
換する。変換されたデジタル信号は前記したようにＤＳ
Ｐ３０における各演算手段３１〜３３に与えられた後、
平均化演算手段３４によって平均化処理が施される。平
均化処理された結果の値をＭ２とすると、このデータＭ
２はメモリー３５に格納されると共に、ＣＰＵ４０に転
送され、表示器５０においてその値が表示される。この
動作を図２のフローにおいて「ｆｓ２処理」として示
す。ここで、このデータＭ２と先にサンプリング・クロ
ックｆｓ１によって得たデータＭ１とが比較／判定回路
３６に加えられてその値が比較され、データＭ２の値が
ほぼ等しいか、相違するかが判定される。その判定結果
はサンプリング・クロック選択手段３７を介してサンプ
リング・クロック切換え回路７０に与えられ、Ｍ１とＭ
２が近似している場合，即ち測定値に変化が無い場合に
は表示器５０で表示される表示更新周期毎にｆｓ１とｆ
ｓ２が切り換えられ、「ｆｓ１処理」と「ｆｓ２処理」
が交互に行われ、入力ｖの測定が行われる。
【００１１】測定データＭ１とＭ２の値が相違した場
合、即ちサンプリング・クロックｆｓ１とｆｓ２により
測定値が変化した場合には、クロック発生器として回路
６３が選択され、周波数がｆｓ３のクロックがセットさ
れる。このクロックｆｓ３により被測定入力ｖがサンプ
リングされ、デジタル信号に変換される。変換されたデ
ジタル信号は前記したようにＤＳＰ３０に取り込まれて
平均化演算手段３４によって演算処理が施される。平均
化演算手段３４の出力値をＭ３とすると、このデータＭ
３はメモリー３５に格納されると共に、表示器５０にお
いてその値が表示される。この動作を図２のフローにお
いて「ｆｓ３処理」として示す。ここで、「ｆｓ３処
理」によって得られたデータＭ３と、前記した「ｆｓ１
処理」によって得たデータＭ１とが比較／判定回路３６
に加えられて比較される。その比較判定結果がＭ３とＭ
１の値がほぼ等しい場合には、「ｆｓ１処理」と「ｆｓ
３処理」とが表示更新周期毎に繰り返して行われる。測
定データＭ３とＭ１の値が相違する，即ち変化したと判
定結果が出た場合には、比較／判定回路３６はデータＭ
３とＭ２を比較し、Ｍ３とＭ２がほぼ等しい場合には
「ｆｓ２処理」と「ｆｓ３処理」とが行なわれる。
合、即ちサンプリング・クロックｆｓ１とｆｓ２により
測定値が変化した場合には、クロック発生器として回路
６３が選択され、周波数がｆｓ３のクロックがセットさ
れる。このクロックｆｓ３により被測定入力ｖがサンプ
リングされ、デジタル信号に変換される。変換されたデ
ジタル信号は前記したようにＤＳＰ３０に取り込まれて
平均化演算手段３４によって演算処理が施される。平均
化演算手段３４の出力値をＭ３とすると、このデータＭ
３はメモリー３５に格納されると共に、表示器５０にお
いてその値が表示される。この動作を図２のフローにお
いて「ｆｓ３処理」として示す。ここで、「ｆｓ３処
理」によって得られたデータＭ３と、前記した「ｆｓ１
処理」によって得たデータＭ１とが比較／判定回路３６
に加えられて比較される。その比較判定結果がＭ３とＭ
１の値がほぼ等しい場合には、「ｆｓ１処理」と「ｆｓ
３処理」とが表示更新周期毎に繰り返して行われる。測
定データＭ３とＭ１の値が相違する，即ち変化したと判
定結果が出た場合には、比較／判定回路３６はデータＭ
３とＭ２を比較し、Ｍ３とＭ２がほぼ等しい場合には
「ｆｓ２処理」と「ｆｓ３処理」とが行なわれる。
【００１２】図３はエリアシングが起こる場合の動作波
形図を示すものである。図に於いて、ａは被測定の入力
波形、ｎはサンプル数を示すものである。エリアシング
が起こらない場合はサンプリング周波数ｆｓ１〜ｆｓ３
での測定値Ｍ１，Ｍ２，Ｍ３はほぼ等しくなるが、エリ
アシングが起こった場合には入力波形ａの同一点をサン
プリングすることになるので、Ｍ１とＭ２の値が相違，
即ちサンプリング周波数によって測定値が変化するもの
となる。
形図を示すものである。図に於いて、ａは被測定の入力
波形、ｎはサンプル数を示すものである。エリアシング
が起こらない場合はサンプリング周波数ｆｓ１〜ｆｓ３
での測定値Ｍ１，Ｍ２，Ｍ３はほぼ等しくなるが、エリ
アシングが起こった場合には入力波形ａの同一点をサン
プリングすることになるので、Ｍ１とＭ２の値が相違，
即ちサンプリング周波数によって測定値が変化するもの
となる。
【００１３】このように、本発明においては複数個のサ
ンプリング・クロック発生器を設けて表示更新周期毎に
サンプリング・クロックを変え、その結果得られた測定
値の変化からエリアシングが起こったことを判定し、こ
れによりエリアシングが起こらないサンプリング・クロ
ックを複数個のサンプリング・クロック発生器の中から
選択することにより、アンチエリアシング・フイルタ，
或いは高速のアナログ・デジタル変換器等を用いること
無く、サンプリング周波数の１／２以上の周波数帯域の
測定入力までエリアシングが起こること無く，正確な測
定が可能となる測定装置を得ることができる。
ンプリング・クロック発生器を設けて表示更新周期毎に
サンプリング・クロックを変え、その結果得られた測定
値の変化からエリアシングが起こったことを判定し、こ
れによりエリアシングが起こらないサンプリング・クロ
ックを複数個のサンプリング・クロック発生器の中から
選択することにより、アンチエリアシング・フイルタ，
或いは高速のアナログ・デジタル変換器等を用いること
無く、サンプリング周波数の１／２以上の周波数帯域の
測定入力までエリアシングが起こること無く，正確な測
定が可能となる測定装置を得ることができる。
【００１４】なお、本発明に用いられる平均化演算手段
３４としては特に限定するものではないが、この平均化
演算手段として可変減衰特性を有するデジタル・ローパ
ス・フイルタを用い、このデジタル・フイルタ演算部の
減衰定数をサンプル毎に可変するようにした回路を用い
た場合に付いて図４により説明する。図４に於いて、３
４は平均化演算回路で、３４ａはデジタル・ローパス・
フイルタ、３４ｂはデジタル・サンプル数をカウントす
るカウンタ、３４ｃはカウンタ３４ｂからのサンプル数
を受けて減衰定数を演算する減衰定数演算部である。減
衰定数演算部３４ｃの演算結果によりデジタル・ローパ
スフイルタ３４ａに減衰定数が設定される。４０はＣＰ
Ｕである。ＣＰＵ４０にはローパス・フイルタ３４ａよ
り得られるサンプリング回数ｎ番目までに処理された平
均結果Ｙ（ｎ）が与えられ、ローパス・フイルタ３４ａ
にはこのフイルタ３４ａが出力する平均結果Ｙ（ｎ−
１）が与えられるようになっている。
３４としては特に限定するものではないが、この平均化
演算手段として可変減衰特性を有するデジタル・ローパ
ス・フイルタを用い、このデジタル・フイルタ演算部の
減衰定数をサンプル毎に可変するようにした回路を用い
た場合に付いて図４により説明する。図４に於いて、３
４は平均化演算回路で、３４ａはデジタル・ローパス・
フイルタ、３４ｂはデジタル・サンプル数をカウントす
るカウンタ、３４ｃはカウンタ３４ｂからのサンプル数
を受けて減衰定数を演算する減衰定数演算部である。減
衰定数演算部３４ｃの演算結果によりデジタル・ローパ
スフイルタ３４ａに減衰定数が設定される。４０はＣＰ
Ｕである。ＣＰＵ４０にはローパス・フイルタ３４ａよ
り得られるサンプリング回数ｎ番目までに処理された平
均結果Ｙ（ｎ）が与えられ、ローパス・フイルタ３４ａ
にはこのフイルタ３４ａが出力する平均結果Ｙ（ｎ−
１）が与えられるようになっている。
【００１５】ここで、平均化演算手段３４に入力される
デジタル・データをＸ（ｎ）とすると、この平均化演算
手段３４を構成するローパス・フイルタ３４ａの演算構
成は下記のようになっている。 Ｇ（ｎ）＝Ｆ（ｎ） …（１） Ｙ(ｎ）＝（１−Ｇｎ）・Ｙ（ｎ−１）＋Ｇｎ・Ｘ（ｎ） …（２） 上式において、ｎはカウンタ３４ｂによってカウントさ
れるサンプル数を表し、Ｆ（ｎ）は任意のサンプル数ｎ
の減少関数を表す。このように、Ｆ（ｎ）は減少関数で
あるので、ｎ＝ａ，ｎ＝ｂ（ａ＝ｂ）なるｎのとき、Ｇ
（ａ）＜Ｇ（ｂ）となる。従って、ｎ＝ａ，ｎ＝ｂのと
きのローパス・フイルタ３４ａの演算式はそれぞれ Ｙ(ｎ）＝（１−Ｇａ）・Ｙ（ｎ−１）＋Ｇａ・Ｘ（ｎ） …（３） Ｙ(ｎ）＝（１−Ｇｂ）・Ｙ（ｎ−１）＋Ｇｂ・Ｘ（ｎ） …（４） となる。このような演算式をもつローパス・フイルタ３
４ａの減衰特性Ｇｎはサンプリングの初期においては大
きいので応答が速く、終り頃のサンプリングでは減衰特
性Ｇｎは小さいので高精度となる。
デジタル・データをＸ（ｎ）とすると、この平均化演算
手段３４を構成するローパス・フイルタ３４ａの演算構
成は下記のようになっている。 Ｇ（ｎ）＝Ｆ（ｎ） …（１） Ｙ(ｎ）＝（１−Ｇｎ）・Ｙ（ｎ−１）＋Ｇｎ・Ｘ（ｎ） …（２） 上式において、ｎはカウンタ３４ｂによってカウントさ
れるサンプル数を表し、Ｆ（ｎ）は任意のサンプル数ｎ
の減少関数を表す。このように、Ｆ（ｎ）は減少関数で
あるので、ｎ＝ａ，ｎ＝ｂ（ａ＝ｂ）なるｎのとき、Ｇ
（ａ）＜Ｇ（ｂ）となる。従って、ｎ＝ａ，ｎ＝ｂのと
きのローパス・フイルタ３４ａの演算式はそれぞれ Ｙ(ｎ）＝（１−Ｇａ）・Ｙ（ｎ−１）＋Ｇａ・Ｘ（ｎ） …（３） Ｙ(ｎ）＝（１−Ｇｂ）・Ｙ（ｎ−１）＋Ｇｂ・Ｘ（ｎ） …（４） となる。このような演算式をもつローパス・フイルタ３
４ａの減衰特性Ｇｎはサンプリングの初期においては大
きいので応答が速く、終り頃のサンプリングでは減衰特
性Ｇｎは小さいので高精度となる。
【００１６】即ち、図４に示す平均化演算手段３４は最
終的にＮ回のサンプリングを行うものとすると、Ｎ個の
フイルタを用い初期のサンプリング時では応答が速く、
終期のサンプリング時では高精度のものとなるように、
ローパス・フイルター３４ａをサンプリング毎に使い分
けるということになる。その結果、全体として応答が速
く，且つ高精度のものとなる。演算過程を示すと図５の
如くなる。このような平均化演算手段３４は本願出願人
によって開発され、特願平５−１４３７４３号「サンプ
リング式測定装置」として出願しているものである。
終的にＮ回のサンプリングを行うものとすると、Ｎ個の
フイルタを用い初期のサンプリング時では応答が速く、
終期のサンプリング時では高精度のものとなるように、
ローパス・フイルター３４ａをサンプリング毎に使い分
けるということになる。その結果、全体として応答が速
く，且つ高精度のものとなる。演算過程を示すと図５の
如くなる。このような平均化演算手段３４は本願出願人
によって開発され、特願平５−１４３７４３号「サンプ
リング式測定装置」として出願しているものである。
【００１７】
【発明の効果】以上説明したように、本発明によれば高
価なアンチエリアシング・フイルタ，或いは高速サンプ
リング用のアナログ・デジタル変換器等を使用すること
無く、サンプリング周波数の１／２以上の周波数帯域の
入力の実効値，或いは平均値等をエリアシングを伴わず
に正確に測定することのできるサンプリング式の測定装
置を得ることができる。
価なアンチエリアシング・フイルタ，或いは高速サンプ
リング用のアナログ・デジタル変換器等を使用すること
無く、サンプリング周波数の１／２以上の周波数帯域の
入力の実効値，或いは平均値等をエリアシングを伴わず
に正確に測定することのできるサンプリング式の測定装
置を得ることができる。
【図１】本発明装置の一実施例を示すブロック図であ
る。
る。
【図２】本発明装置の動作を説明する為のフローであ
る。
る。
【図３】本発明装置の動作を説明する為の波形図であ
る。
る。
【図４】本発明装置に用いられる平均化演算手段の一例
の回路図である。
の回路図である。
【図５】図４の平均化演算手段の特性例である。
１０ サンプル・ホールド回路 ２０ アナログ・デジタル変換器 ３０ デジタル・シグナル・プロセッサ ３４ 平均化演算手段 ４０ マイクロ・プロセッサ ５０ 表示器 ６１〜６３ サンプリング・クロック発生器 ７０ 切換え回路
Claims (1)
- 【請求項１】被測定の入力をサンプリングしてホールド
するサンプル・ホールド回路、このサンプル・ホールド
回路によって得た入力をデジタル信号に変換するアナロ
グ・デジタル変換器、このアナログ・デジタル変換器の
出力に演算／処理を施すデジタル・シグナル・プロセッ
サを備えた装置において、 それぞれ周波数の異なるサンプリング・クロックを発生
する複数個のサンプリング・クロック発生器を設け、前
記デジタル・シグナル・プロセッサで得られた測定値の
変化を検出し、この測定値の変化に応じて選択されるサ
ンプリング・クロックにより被測定入力をサンプリング
するようにしたことを特徴とするサンプリング式測定装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24120493A JPH0798336A (ja) | 1993-09-28 | 1993-09-28 | サンプリング式測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24120493A JPH0798336A (ja) | 1993-09-28 | 1993-09-28 | サンプリング式測定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0798336A true JPH0798336A (ja) | 1995-04-11 |
Family
ID=17070755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24120493A Pending JPH0798336A (ja) | 1993-09-28 | 1993-09-28 | サンプリング式測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0798336A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10319056A (ja) * | 1997-04-09 | 1998-12-04 | Fluke Corp | 測定装置のための測定フロントエンドおよび信号電圧から複数個の測定パラメータを得るための方法 |
| KR20020035805A (ko) * | 2002-04-17 | 2002-05-15 | (주)메저컴 | 디지탈 샘플링을 이용한 소자 측정장치 및 그 방법 |
| JP2010139393A (ja) * | 2008-12-12 | 2010-06-24 | Hioki Ee Corp | 測定装置 |
| JP2021162552A (ja) * | 2020-04-03 | 2021-10-11 | 株式会社Ｇｓユアサ | 蓄電素子の管理装置、蓄電素子の計測方法、及び蓄電装置 |
-
1993
- 1993-09-28 JP JP24120493A patent/JPH0798336A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10319056A (ja) * | 1997-04-09 | 1998-12-04 | Fluke Corp | 測定装置のための測定フロントエンドおよび信号電圧から複数個の測定パラメータを得るための方法 |
| KR20020035805A (ko) * | 2002-04-17 | 2002-05-15 | (주)메저컴 | 디지탈 샘플링을 이용한 소자 측정장치 및 그 방법 |
| JP2010139393A (ja) * | 2008-12-12 | 2010-06-24 | Hioki Ee Corp | 測定装置 |
| JP2021162552A (ja) * | 2020-04-03 | 2021-10-11 | 株式会社Ｇｓユアサ | 蓄電素子の管理装置、蓄電素子の計測方法、及び蓄電装置 |
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