JP2593106B2 - 入力信号の最大値最小値検出装置 - Google Patents
入力信号の最大値最小値検出装置Info
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- JP2593106B2 JP2593106B2 JP2277847A JP27784790A JP2593106B2 JP 2593106 B2 JP2593106 B2 JP 2593106B2 JP 2277847 A JP2277847 A JP 2277847A JP 27784790 A JP27784790 A JP 27784790A JP 2593106 B2 JP2593106 B2 JP 2593106B2
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- Japan
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R35/00—Testing or calibrating of apparatus covered by the other groups of this subclass
- G01R35/005—Calibrating; Standards or reference devices, e.g. voltage or resistance standards, "golden" references
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- General Physics & Mathematics (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、入力信号の最大値および最小値を検出して
出力する最大値最小値検出装置に関するものである。
出力する最大値最小値検出装置に関するものである。
従来、この種の装置はデジタルオシロスコープ等に用
いられていた。
いられていた。
デジタルオシロスコープにおいては、入力信号をサン
プリングしてアナログ・デジタル変換した後に表示器に
表示する。従って、このサンプリング周波数の1/2より
も高い周波数すなわちナイキスト周波数よりも高い周波
数の成分を含む入力信号をサンプリングした場合、所謂
エイリアシングが発生する。このようなエイリアシング
現象による観測上の不都合を回避するため、または入力
信号の包絡線を表示させるためにこの種の装置が用いら
れている。
プリングしてアナログ・デジタル変換した後に表示器に
表示する。従って、このサンプリング周波数の1/2より
も高い周波数すなわちナイキスト周波数よりも高い周波
数の成分を含む入力信号をサンプリングした場合、所謂
エイリアシングが発生する。このようなエイリアシング
現象による観測上の不都合を回避するため、または入力
信号の包絡線を表示させるためにこの種の装置が用いら
れている。
従来、この種の装置は大別して２種類あり、一方は入
力信号をデジタル的に処理するものであり、他方はアナ
ログ的に処理するものである。
力信号をデジタル的に処理するものであり、他方はアナ
ログ的に処理するものである。
デジタル的に処理する装置は、通常のサンプリング速
度よりも速い速度、一般的には最大サンプリング速度で
入力信号をサンプリングして、そのサンプリングデータ
を順次比較する。そして、その比較の結果、最大値検出
装置は大きい方の値を次のデータの比較対象として保持
し、最小値検出装置は小さい方の値を次のデータの比較
対象として保持する。あらかじめ定められた測定時間、
以上の処理を順次行ない、その時間内の最大値と最小値
とを求める。
度よりも速い速度、一般的には最大サンプリング速度で
入力信号をサンプリングして、そのサンプリングデータ
を順次比較する。そして、その比較の結果、最大値検出
装置は大きい方の値を次のデータの比較対象として保持
し、最小値検出装置は小さい方の値を次のデータの比較
対象として保持する。あらかじめ定められた測定時間、
以上の処理を順次行ない、その時間内の最大値と最小値
とを求める。
しかしながら、このようなデジタル的に処理する装置
では、最大サンプリング速度であってもサンプリングが
連続して行なわれず離散的であるために、サンプリング
の間に最大値や最小値がある場合その値を検出できない
という問題点があった。
では、最大サンプリング速度であってもサンプリングが
連続して行なわれず離散的であるために、サンプリング
の間に最大値や最小値がある場合その値を検出できない
という問題点があった。
一方、アナログ的に処理する装置は、デジタルオシロ
スコープの通常のサンプリング間隔内において常に動作
しており、従って前述した測定時間内においても最大値
や最小値を常に検出することができる。
スコープの通常のサンプリング間隔内において常に動作
しており、従って前述した測定時間内においても最大値
や最小値を常に検出することができる。
第７図は従来のアナログ方式の装置の構成を示すブロ
ック図であり、71は最大値検出回路、72は最小値検出回
路、73はオフセット調整用の半固定式調整器である。
ック図であり、71は最大値検出回路、72は最小値検出回
路、73はオフセット調整用の半固定式調整器である。
このようなアナログ的に処理する装置においては、最
大値検出回路71や最小値検出回路72に固有のオフセット
出力がある。さらに、両回路71,72は外部状況等により
そのオフセット出力が変動しやすい。従って、例えばこ
の両回路71,72に直流不変電圧が入力しても両回路71,72
の出力間には誤差が生じる。
大値検出回路71や最小値検出回路72に固有のオフセット
出力がある。さらに、両回路71,72は外部状況等により
そのオフセット出力が変動しやすい。従って、例えばこ
の両回路71,72に直流不変電圧が入力しても両回路71,72
の出力間には誤差が生じる。
すなわち、一般に市販されている単体部品を用いて、
半固定式調整器73を具えた最大値検出回路71や最小値検
出回路72を構成した場合には、次のような問題点があっ
た。半固定式調整器73を調整して両回路のオフセット出
力の誤差を除去したとしても、温度変動や経年変化によ
り両回路のオフセット出力が各々ドリフトし、その誤差
に起因して観測結果に誤差が含まれるという問題点があ
った。
半固定式調整器73を具えた最大値検出回路71や最小値検
出回路72を構成した場合には、次のような問題点があっ
た。半固定式調整器73を調整して両回路のオフセット出
力の誤差を除去したとしても、温度変動や経年変化によ
り両回路のオフセット出力が各々ドリフトし、その誤差
に起因して観測結果に誤差が含まれるという問題点があ
った。
この種の誤差を除去するために、従来は両回路を構成
する半導体素子の特性を合わせていた。すなわち、同一
半導体ペレット上に両回路を構成しIC化する方法や、ペ
アと呼ばれる特性のそろった半導体によって両回路を構
成する方法等が用いられていた。
する半導体素子の特性を合わせていた。すなわち、同一
半導体ペレット上に両回路を構成しIC化する方法や、ペ
アと呼ばれる特性のそろった半導体によって両回路を構
成する方法等が用いられていた。
さらに、第８図に示すように、差動増幅器83および同
一構成の２つの最大値検出回路81,82を設け、一方には
差動増幅器83の非反転出力を供給し、他方には反転出力
を供給するようにすることによって両回路の特性差を減
少させていた。この場合、入力信号の最小値が反転出力
では最大値となるために、最大値検出回路83の出力は入
力信号の最小値になる。
一構成の２つの最大値検出回路81,82を設け、一方には
差動増幅器83の非反転出力を供給し、他方には反転出力
を供給するようにすることによって両回路の特性差を減
少させていた。この場合、入力信号の最小値が反転出力
では最大値となるために、最大値検出回路83の出力は入
力信号の最小値になる。
しかしながら、この種の方法で精度を高めようとした
場合、一般に市販されている単体部品を用いる場合に比
して装置の価格が著しく高くなるという問題点があっ
た。
場合、一般に市販されている単体部品を用いる場合に比
して装置の価格が著しく高くなるという問題点があっ
た。
本発明の目的は、一般に市販されている部品を用いて
最大値検出回路および最小値検出回路を安価に構成で
き、しかも長期間に亘って両回路の出力の誤差を容易に
除去することができて入力信号の最大値および最小値を
常に高精度に検出することができる入力信号の最大値最
小値検出装置を提供することにある。
最大値検出回路および最小値検出回路を安価に構成で
き、しかも長期間に亘って両回路の出力の誤差を容易に
除去することができて入力信号の最大値および最小値を
常に高精度に検出することができる入力信号の最大値最
小値検出装置を提供することにある。
以上の目的を達成するため本発明は入力信号の最大値
を検出して出力する最大値検出回路と、前記入力信号の
最小値を検出して出力する最小値検出回路と、前記最大
値検出回路および前記最小値検出回路に一定値の標準信
号を出力する標準信号発生手段と、前記標準信号に応答
する前記最大値検出回路からの出力値と前記最小値検出
回路からの出力値とを比較して、当該２つの出力値が等
しくなるよう、前記最大値検出回路と前記最小値検出回
路との少なくともいずれか一方のオフセットを制御する
オフセット制御手段とを具えたことを特徴とする。
を検出して出力する最大値検出回路と、前記入力信号の
最小値を検出して出力する最小値検出回路と、前記最大
値検出回路および前記最小値検出回路に一定値の標準信
号を出力する標準信号発生手段と、前記標準信号に応答
する前記最大値検出回路からの出力値と前記最小値検出
回路からの出力値とを比較して、当該２つの出力値が等
しくなるよう、前記最大値検出回路と前記最小値検出回
路との少なくともいずれか一方のオフセットを制御する
オフセット制御手段とを具えたことを特徴とする。
以上のように構成された本発明によれば、最大値検出
回路と最小値検出回路のオフセット出力に差異が生じた
場合、標準信号発生手段が出力する標準信号に対する両
回路の出力に誤差が生じる。そして、オフセット制御手
段がこの差異を検出して、この差異が無くなるよう両回
路を制御するために、両回路の出力誤差を無くすること
ができる。
回路と最小値検出回路のオフセット出力に差異が生じた
場合、標準信号発生手段が出力する標準信号に対する両
回路の出力に誤差が生じる。そして、オフセット制御手
段がこの差異を検出して、この差異が無くなるよう両回
路を制御するために、両回路の出力誤差を無くすること
ができる。
以下、図面を用いて本発明の実施例を説明する。
第１図は本発明の一実施例の基本的構成を示すブロッ
ク図である。端子１には通常時は被測定信号が入力し、
最大値検出回路２および最小値検出回路３の校正時には
値が一定である標準信号が入力する。最大値検出回路２
は、測定時間内における入力信号の最大値を検出し、測
定時間毎に入来するリセット信号によりリセットされ
る。最小値検出回路は、測定時間内における入力信号の
最小値を検出し、測定時間毎に入来するリセット信号に
よりリセットされる。
ク図である。端子１には通常時は被測定信号が入力し、
最大値検出回路２および最小値検出回路３の校正時には
値が一定である標準信号が入力する。最大値検出回路２
は、測定時間内における入力信号の最大値を検出し、測
定時間毎に入来するリセット信号によりリセットされ
る。最小値検出回路は、測定時間内における入力信号の
最小値を検出し、測定時間毎に入来するリセット信号に
よりリセットされる。
検出回路４は、最大値検出回路２および最小値検出回
路３の校正時において、標準信号が入力している両回路
2,3の出力の差異を検出してその差異に応じた信号をオ
フセット制御回路５に出力する。オフセット制御回路５
は、入力する信号に従って、最大値検出回路２および最
小値検出回路３の出力値が等しくなるように、両回路2,
3のうちの少なくとも一方にオフセット制御信号を出力
する。
路３の校正時において、標準信号が入力している両回路
2,3の出力の差異を検出してその差異に応じた信号をオ
フセット制御回路５に出力する。オフセット制御回路５
は、入力する信号に従って、最大値検出回路２および最
小値検出回路３の出力値が等しくなるように、両回路2,
3のうちの少なくとも一方にオフセット制御信号を出力
する。
以下、本実施例の具体的構成を示す第２図を用いて、
本実施例を詳細に説明する。
本実施例を詳細に説明する。
第２図は本発明の一実施例の具体的構成を示すブロッ
ク図であり、２は最大値検出回路、３は最小値検出回
路、11はアナログ・デジタル変換器、12はCPU、13はメ
モリである。オフセット制御回路14は、CPU12の出力に
従って最大値検出回路２や最小値検出回路３のオフセッ
トを制御するものである。またS1,S2は切換スイッチで
あり、CPU12によって制御される。
ク図であり、２は最大値検出回路、３は最小値検出回
路、11はアナログ・デジタル変換器、12はCPU、13はメ
モリである。オフセット制御回路14は、CPU12の出力に
従って最大値検出回路２や最小値検出回路３のオフセッ
トを制御するものである。またS1,S2は切換スイッチで
あり、CPU12によって制御される。
以上のような構成において、CPU12はオフセット校正
時に第３図に示す手順で処理を行なう。
時に第３図に示す手順で処理を行なう。
先ず、切換スイッチS1をｂ側に接続して、最大値検出
回路２および最小値検出回路３に同一レベル（接地レベ
ル）の信号を供給する（ステップS1）。
回路２および最小値検出回路３に同一レベル（接地レベ
ル）の信号を供給する（ステップS1）。
次に、このような状態で切換スイッチS2を制御して最
大値検出回路２と最小値検出回路３との出力を、アナロ
グ・デジタル変換器11を介して順次取り込む（ステップ
S2）。
大値検出回路２と最小値検出回路３との出力を、アナロ
グ・デジタル変換器11を介して順次取り込む（ステップ
S2）。
このようにして取り込んだ２つのデータが同一値とな
るまでオフセット制御回路14を介して最大値検出回路２
や最小値検出回路３のオフセットを制御する（ステップ
S3,S4）。
るまでオフセット制御回路14を介して最大値検出回路２
や最小値検出回路３のオフセットを制御する（ステップ
S3,S4）。
２つのデータが同一値になると、そのときのオフセッ
ト制御回路14への指令値を校正データとしてメモリ13に
記憶させて次のオフセット校正時まで保持させる（ステ
ップS5）。
ト制御回路14への指令値を校正データとしてメモリ13に
記憶させて次のオフセット校正時まで保持させる（ステ
ップS5）。
以上のようにしてCPU12は最大値検出回路２と最小値
検出回路３との出力誤差を除去する。
検出回路３との出力誤差を除去する。
通常の動作時において、CPU12は、切換スイッチS1を
ａ側に接続して、入力信号を最大値検出回路２および最
小値検出回路３に供給する。そして、切換スイッチS2と
リセット信号との制御して両検出回路2,3の出力を交互
にアナログ・デジタル回路11に供給するようにすること
によって、測定時間毎の最大値と最小値とを順次メモリ
13に蓄えていく。
ａ側に接続して、入力信号を最大値検出回路２および最
小値検出回路３に供給する。そして、切換スイッチS2と
リセット信号との制御して両検出回路2,3の出力を交互
にアナログ・デジタル回路11に供給するようにすること
によって、測定時間毎の最大値と最小値とを順次メモリ
13に蓄えていく。
第４図は、本発明の他の実施例の基本的構成を示すブ
ロック図であり、第１図と同一符号のものは同一のもの
示している。また、６は最大値検出回路２と同一構成の
最大値検出回路であり、７は差動増幅器である。
ロック図であり、第１図と同一符号のものは同一のもの
示している。また、６は最大値検出回路２と同一構成の
最大値検出回路であり、７は差動増幅器である。
本実施例においては、入力信号や標準信号が端子１か
ら差動増幅器７の非反転入力端子に入力する。そして差
動増幅器７の非反転出力は最大値検出回路２に、反転出
力は最大値検出回路６にそれぞれ出力される。
ら差動増幅器７の非反転入力端子に入力する。そして差
動増幅器７の非反転出力は最大値検出回路２に、反転出
力は最大値検出回路６にそれぞれ出力される。
このように構成した場合には、入力信号の最小値が反
転出力では最大値となるために、最大値検出回路６の出
力は入力信号の最小値になる。また、このように構成し
た場合、入力信号の最大値を検出する回路と最小値を検
出する回路が同一の構成となるために、両回路の特性差
を減少させて、オフセットの差異を小さくすることがで
きる。
転出力では最大値となるために、最大値検出回路６の出
力は入力信号の最小値になる。また、このように構成し
た場合、入力信号の最大値を検出する回路と最小値を検
出する回路が同一の構成となるために、両回路の特性差
を減少させて、オフセットの差異を小さくすることがで
きる。
以下、本実施例の具体的構成を示す第５図を用いて、
本実施例を詳細に説明する。
本実施例を詳細に説明する。
第５図はデジタルオシロスコープに設けられた本実施
例の具体的構成を示したブロック図である。
例の具体的構成を示したブロック図である。
第５図において、入力信号は切換スイッチS1,減衰器2
1,23およびバッファアンプ22を介して差動増幅器24の非
反転入力端子に入力する。差動増幅器24の非反転出力
は、最大値検出回路25と切換スイッチS2の端子ｅとに出
力される。また、差動増幅器24の反転出力は最大値検出
回路26に出力されている。このため、最大値検出回路26
からは負の最大値すなわち最小値の値が出力されること
になる。
1,23およびバッファアンプ22を介して差動増幅器24の非
反転入力端子に入力する。差動増幅器24の非反転出力
は、最大値検出回路25と切換スイッチS2の端子ｅとに出
力される。また、差動増幅器24の反転出力は最大値検出
回路26に出力されている。このため、最大値検出回路26
からは負の最大値すなわち最小値の値が出力されること
になる。
27はサンプルホールド回路、28はアナログ・デジタル
変換器、29はバッファメモリ、30はバスゲートである。
31は各部のタイミング信号を供給するタイミング回路、
33は後述する手順に従って各部を制御するCPU、34はメ
モリ、35〜37はラッチ、38〜40はデジタル・アナログ変
換器である。
変換器、29はバッファメモリ、30はバスゲートである。
31は各部のタイミング信号を供給するタイミング回路、
33は後述する手順に従って各部を制御するCPU、34はメ
モリ、35〜37はラッチ、38〜40はデジタル・アナログ変
換器である。
ここでラッチ35はCPU33から出力される差動増幅器用
のオフセット制御信号をラッチし、デジタル・アナログ
変換器38を介して差動増幅器24の反転入力端子に出力す
る。ラッチ36,37は、CPUから出力される最大値検出回路
用のオフセット制御信号をラッチし、デジタル・アナロ
グ変換器39,40を介して最大値検出回路25,26のそれぞれ
に出力する。
のオフセット制御信号をラッチし、デジタル・アナログ
変換器38を介して差動増幅器24の反転入力端子に出力す
る。ラッチ36,37は、CPUから出力される最大値検出回路
用のオフセット制御信号をラッチし、デジタル・アナロ
グ変換器39,40を介して最大値検出回路25,26のそれぞれ
に出力する。
このような構成において、通常時には、切換スイッチ
S1はａ側に接続されている。従って、CPU33は切換スイ
ッチS2を適宜制御して所望のデータをバッファメモリ29
に記憶させる。
S1はａ側に接続されている。従って、CPU33は切換スイ
ッチS2を適宜制御して所望のデータをバッファメモリ29
に記憶させる。
第６図は、入力信号の最大値と最小値を測定時間毎に
順次出力する最大値検出回路25,26を校正するときにCPU
33が処理すべき手順を示すフローチャートである。
順次出力する最大値検出回路25,26を校正するときにCPU
33が処理すべき手順を示すフローチャートである。
このプログラムは、ロールモードの場合には、所定の
操作を使用者が行なうときに実行され、また一般モード
の場合には、入力信号の取込み後で次の取込み可能状態
になる前の最大値検出回路25,26の休み期間にCPU33によ
り定期的に実行される。
操作を使用者が行なうときに実行され、また一般モード
の場合には、入力信号の取込み後で次の取込み可能状態
になる前の最大値検出回路25,26の休み期間にCPU33によ
り定期的に実行される。
先ず、ステップS61で切換スイッチS1をｂ側（接地）
に接続し、切換スイッチS2をｅ側に接続する。この状態
でアナログ・デジタル変換器28の出力値が「ゼロ値」と
なるよう、ラッチ35,デジタル・アナログ変換器38を介
して差動増幅器24を制御する。このようにして最大値検
出回路25,26以外の部分のオフセットを除去する。
に接続し、切換スイッチS2をｅ側に接続する。この状態
でアナログ・デジタル変換器28の出力値が「ゼロ値」と
なるよう、ラッチ35,デジタル・アナログ変換器38を介
して差動増幅器24を制御する。このようにして最大値検
出回路25,26以外の部分のオフセットを除去する。
次に、ステップS62に進み、あらかじめ定められた時
間（前述した測定時間の例えば数倍の時間）、切換スイ
ッチS2を端子ｃと端子ｄに交互に切り換えて、最大値検
出回路25の出力データの個数と最大値検出回路26の出力
データの個数が同数となるよう取り込む。
間（前述した測定時間の例えば数倍の時間）、切換スイ
ッチS2を端子ｃと端子ｄに交互に切り換えて、最大値検
出回路25の出力データの個数と最大値検出回路26の出力
データの個数が同数となるよう取り込む。
ステップS63では、各々の最大値検出回路25,26の出力
データの平均値を求める。
データの平均値を求める。
ステップS64では、この２つの平均値が等しいか否か
が判断され、等しくない場合には、ステップS65に進
み、その差に応じたオフセット制御信号を、最大値検出
回路25,26の少なくとも一方に出力する。
が判断され、等しくない場合には、ステップS65に進
み、その差に応じたオフセット制御信号を、最大値検出
回路25,26の少なくとも一方に出力する。
そして、ステップS64で肯定判定となるまで、ステッ
プS62〜S65が繰り返される。
プS62〜S65が繰り返される。
ステップS64で肯定判定になると、ステップS66に進
み、現時点でのオフセット制御信号を校正データとして
メモリ34に記憶させ、次の校正時まで保持させる。
み、現時点でのオフセット制御信号を校正データとして
メモリ34に記憶させ、次の校正時まで保持させる。
この処理において、ステップS63で平均値を求めてい
る理由は、ノイズの影響を除去するためである。
る理由は、ノイズの影響を除去するためである。
このようにして、最大値検出回路25と最大値検出回路
26とのオフセット出力の誤差を除去することができる。
26とのオフセット出力の誤差を除去することができる。
以上説明したように本発明によれば、最大値検出回路
および最小値検出回路を安価に構成でき、しかも長期間
に亘って両回路の出力の誤差を容易に除去することがで
きて入力信号の最大値および最小値を常に高精度に検出
することができる。
および最小値検出回路を安価に構成でき、しかも長期間
に亘って両回路の出力の誤差を容易に除去することがで
きて入力信号の最大値および最小値を常に高精度に検出
することができる。
第１図は本発明の一実施例の基本的構成を示すブロック
図、 第２図は第１図示の実施例の具体的構成を示すブロック
図、 第３図は第２図示のCPUが処理すべき手順の一例を示す
フローチャート、 第４図は本発明の他の実施例の基本的構成を示すブロッ
ク図、 第５図は第４図示の実施例の具体的構成を示すブロック
図、 第６図は第５図示のCPUが処理すべき手順の一例を示す
フローチャート、 第７図および第８図は従来装置の構成を示すブロック図
である。 １……端子、 2,6,25,26……最大値検出回路、 ３……最小値検出回路、 ４……検出回路、 5,14……オフセット制御回路、 7,24……差動増幅器、 11,28……アナログ・デジタル変換器、 12,33……CPU、 13,34……メモリ、 27……サンプル・ホールド回路、 29……バッファメモリ、 35〜37……ラッチ、 38〜40……デジタル・アナログ変換器、 S1,S2……切換スイッチ。
図、 第２図は第１図示の実施例の具体的構成を示すブロック
図、 第３図は第２図示のCPUが処理すべき手順の一例を示す
フローチャート、 第４図は本発明の他の実施例の基本的構成を示すブロッ
ク図、 第５図は第４図示の実施例の具体的構成を示すブロック
図、 第６図は第５図示のCPUが処理すべき手順の一例を示す
フローチャート、 第７図および第８図は従来装置の構成を示すブロック図
である。 １……端子、 2,6,25,26……最大値検出回路、 ３……最小値検出回路、 ４……検出回路、 5,14……オフセット制御回路、 7,24……差動増幅器、 11,28……アナログ・デジタル変換器、 12,33……CPU、 13,34……メモリ、 27……サンプル・ホールド回路、 29……バッファメモリ、 35〜37……ラッチ、 38〜40……デジタル・アナログ変換器、 S1,S2……切換スイッチ。
Claims (1)
- 【請求項１】入力信号の最大値を検出して出力する最大
値検出回路と、 前記入力信号の最小値を検出して出力する最小値検出回
路と、 前記最大値検出回路および前記最小値検出回路に一定値
の標準信号を出力する標準信号発生手段と、 前記標準信号に応答する前記最大値検出回路からの出力
値と前記最小値検出回路からの出力値とを比較して、当
該２つの出力値が等しくなるよう、前記最大値検出回路
と前記最小値検出回路との少なくともいずれか一方のオ
フセットを制御するオフセット制御手段と を具えたことを特徴とする入力信号の最大値最小値検出
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277847A JP2593106B2 (ja) | 1990-10-18 | 1990-10-18 | 入力信号の最大値最小値検出装置 |
| US07/777,638 US5287063A (en) | 1990-10-18 | 1991-10-16 | Calibration circuit and method for maximum and minimum value detection apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2277847A JP2593106B2 (ja) | 1990-10-18 | 1990-10-18 | 入力信号の最大値最小値検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04155267A JPH04155267A (ja) | 1992-05-28 |
| JP2593106B2 true JP2593106B2 (ja) | 1997-03-26 |
Family
ID=17589102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2277847A Expired - Lifetime JP2593106B2 (ja) | 1990-10-18 | 1990-10-18 | 入力信号の最大値最小値検出装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5287063A (ja) |
| JP (1) | JP2593106B2 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950006841B1 (ko) * | 1992-11-27 | 1995-06-23 | 삼성전자주식회사 | 디스크 구동장치의 데이타 검출레벨 조정회로 |
| US5878091A (en) * | 1992-11-27 | 1999-03-02 | Motorola, Inc. | Apparatus and method for pattern adaptive offset restoration |
| US5381052A (en) * | 1993-07-06 | 1995-01-10 | Digital Equipment Corporation | Peak detector circuit and application in a fiber optic receiver |
| US5381146A (en) * | 1993-07-06 | 1995-01-10 | Digital Equipment Corporation | Voltage-tracking circuit and application in a track-and-hold amplifier |
| US5428307A (en) * | 1993-10-20 | 1995-06-27 | Silicon Systems, Inc. | Closed-loop peak detector topology |
| US5491434A (en) * | 1994-12-05 | 1996-02-13 | Motorola, Inc. | Circuit and method of differential amplitude detection |
| KR100282936B1 (ko) * | 1994-12-24 | 2001-03-02 | 윤종용 | 디스크 구동장치에 있어서 신호처리를 위한 데이타 검출레벨 조정회로 |
| US5555452A (en) * | 1995-05-12 | 1996-09-10 | Callaway, Jr.; Edgar H. | Peak and valley signal measuring circuit using single digital-to-analog converter |
| US5723980A (en) * | 1995-06-07 | 1998-03-03 | Aerogage Corporation | Clearance measurement system |
| US5787005A (en) * | 1995-10-02 | 1998-07-28 | Aiwa Co., Ltd. | Method and apparatus for signal threshold adjustment that compensates for signal asymmetry |
| US6735027B2 (en) * | 1998-06-02 | 2004-05-11 | Texas Instruments Incorporated | Head fly height by using the applied peak area ratio to determine signal PW50 |
| US6515464B1 (en) * | 2000-09-29 | 2003-02-04 | Microchip Technology Incorporated | Input voltage offset calibration of an analog device using a microcontroller |
| US6541952B2 (en) * | 2001-02-07 | 2003-04-01 | Texas Instruments Incorporated | On-line cancellation of sampling mismatch in interleaved sample-and-hold circuits |
| JP2002296556A (ja) * | 2001-03-29 | 2002-10-09 | Toshiba Corp | Ｌｃｄアレイテスタの校正方法 |
| US7049855B2 (en) * | 2001-06-28 | 2006-05-23 | Intel Corporation | Area efficient waveform evaluation and DC offset cancellation circuits |
| JP4502358B2 (ja) * | 2003-07-31 | 2010-07-14 | キヤノン株式会社 | 記録ヘッド基体、記録ヘッド、及び記録装置 |
| KR100674993B1 (ko) * | 2005-09-09 | 2007-01-29 | 삼성전자주식회사 | 차동데이터 수신기 |
| US7268711B1 (en) | 2006-03-24 | 2007-09-11 | Audio Precision, Inc. | Method and circuit for amplitude compensation in a digital-to-analog converter |
| US7459930B2 (en) * | 2006-11-14 | 2008-12-02 | Micron Technology, Inc. | Digital calibration circuits, devices and systems including same, and methods of operation |
| DE102006059652A1 (de) * | 2006-12-18 | 2008-06-26 | Tyco Electronics Raychem Gmbh | Verfahren zum Verarbeiten eines analogen Sensorsignals in einer Gassensoranordnung und Messwertverarbeitungsvorrichtung |
| US8872578B1 (en) | 2013-05-30 | 2014-10-28 | Freescale Semiconductor, Inc. | Self adjusting reference for input buffer |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3984772A (en) * | 1973-03-02 | 1976-10-05 | The Perkin-Elmer Corporation | Signal peak detection arrangement |
| US3820033A (en) * | 1973-05-16 | 1974-06-25 | Tektronix Inc | Mos-fet sample and hold system for digitizing high frequency signals |
| US3982241A (en) * | 1974-08-19 | 1976-09-21 | Digital Equipment Corporation | Self-zeroing analog-to-digital conversion system |
| US4069452A (en) * | 1976-09-15 | 1978-01-17 | Dana Laboratories, Inc. | Apparatus for automatically detecting values of periodically time varying signals |
| US4213085A (en) * | 1978-08-28 | 1980-07-15 | Ramer Daniel J | Phase inversion test device |
| JPS6142358A (ja) * | 1984-08-06 | 1986-02-28 | Honda Motor Co Ltd | 自動車のサイドシル塗装装置 |
| US4806848A (en) * | 1987-03-11 | 1989-02-21 | The United States Of America As Represented By The Secretary Of The Air Force | Compressor blade clearance measurement system |
| US4779039A (en) * | 1987-10-15 | 1988-10-18 | Tektronic, Inc. | Oscilloscope having temperature monitor and recalibration feature to provide long-term high accuracy |
| JPH01146176U (ja) * | 1988-03-31 | 1989-10-09 |
-
1990
- 1990-10-18 JP JP2277847A patent/JP2593106B2/ja not_active Expired - Lifetime
-
1991
- 1991-10-16 US US07/777,638 patent/US5287063A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04155267A (ja) | 1992-05-28 |
| US5287063A (en) | 1994-02-15 |
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