KR20080007638A - 지터 발생 회로 - Google Patents

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KR20080007638A
KR20080007638A KR1020077027688A KR20077027688A KR20080007638A KR 20080007638 A KR20080007638 A KR 20080007638A KR 1020077027688 A KR1020077027688 A KR 1020077027688A KR 20077027688 A KR20077027688 A KR 20077027688A KR 20080007638 A KR20080007638 A KR 20080007638A
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타카유키 나카무라
타카시 세키노
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가부시키가이샤 아드반테스트
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Abstract

간단한 구성으로 패턴 효과 지터를 발생시킬 수 있는 지터 발생 회로를 제공하는 것을 목적으로 한다.
지터 발생 회로는 입력 신호의 신호 패턴의 내용을 분석하는 신호 분석 수단으로서의 드라이버 입력 회로, 복수의 이득 조정 회로, 복수의 로우패스필터, 복수의 가산기, 가산기와 신호 분석 결과에 따라 입력 신호를 전송 선로에 통하게 한 때에 변화 타이밍이 어긋나는 방향으로 입력 신호의 위상을 조정한 신호를 출력하는 드라이버 출력 회로를 구비하고 있다. 입력 신호의 위상을 조정함으로써 입력 신호에 대해 지터가 부가된다.
지터 발생 회로, 패턴 효과 지터

Description

지터 발생 회로{JITTER GENERATING CIRCUIT}
본 발명은 신호의 시작 및 종료의 타이밍에 요동을 주는 지터 발생 회로에 관한 것이다.
반도체 시험 장치에 있어서, 피시험 디바이스(이후, 「DUT)라고 함)의 지터 내성을 시험하는 경우에, DUT에 인가하는 시험 패턴에 지터를 부가할 필요가 있어, 지터 발생 회로가 이용된다(예를 들면, 특허 문헌 1 참조.). 이 지터 발생 회로에서는, 정현파의 오프셋 전압과 램프 발생기의 출력전압을 비교함으로써, 클럭 신호의 변화 타이밍에 정현파의 요동을 주고 있다.
[특허 문헌 1] 특개평6-104708호공보( 제3-4페이지, 도1-3)
그런데, 실제로 DUT에 입력되는 신호에 부가되는 지터로서는, 특허 문헌 1의 지터 발생 회로 등을 이용해 부가되는 입력 신호 패턴에 의존하지 않는 지터 외에, 입력 신호 패턴에 의존한 패턴효과지터를 생각할 수 있다. 예를 들면, 드라이버에서 출력된 신호가 손실이 있는 전송선로를 통해 DUT에 보내지는 경우에는, 전송 선로에 있어서의 손실에 의해 신호의 시작 타이밍이 늦고, 게다가, 패턴에 의해 하이레벨로부터 로우레벨 혹은 로우레벨로부터 하이레벨로 완전하게 천이 하기도 하고 하지 않기도 하는 경우에는 패턴에 의해 변화하는 지터가 부가되게 된다. 이 지터의 크기는 전송선로에 의한 손실의 크기와 입력 신호 패턴과의 조합에 의해 정해지지만, 실제로 DUT가 조립되는 장치에 이용되는 전송 선로를 그때마다 재현하면, 이 패턴효과지터를 신호에 부가할 수 있지만, 다핀의 DUT에 대해 실제의 전송 선로를 재현 하는 것은 거의 불가능하고, 간단한 구성으로, 패턴 효과 지터를 발생시킬 수 있는 구성이 요구되고 있다.
본 발명은, 이러한 점을 감안하여 창작된 것으로, 그 목적은 간단한 구성으로 패턴 효과 지터를 발생시킬 수 있는 지터 발생 회로를 제공하는 것에 있다.
상술한 과제를 해결하기 위해, 본 발명의 지터 발생 회로는 입력 신호의 신호 패턴의 내용을 분석하는 신호 분석 수단과, 신호 분석 수단에 의한 분석 결과에 따라, 입력신호를 전송 선로에 통한 때에 변화 타이밍이 어긋나는 방향으로 입력 신호의 위상을 조정한 신호를 출력하는 위상 조정 수단을 구비하고, 입력 신호의 위상을 조정함으로써 지터를 부가하고 있다. 실제로 신호를 전송 선로에 통한 때에 손실이 발생하는 곳의 전송 선로를 통해 수신한 신호가 소정의 역치전압을 넘거나 밑도는 타이밍이 변화한다. 이 타이밍의 차이는 입력 신호의 신호 패턴의 내용과 밀접한 관계가 있다. 본 발명에서는 입력 신호의 신호 패턴의 내용에 따라 입력 신호의 위상을 조정함으로써, 이 신호 패턴의 내용에 따라 전송 선로에 있어 발생하는 지터와 같은 패턴 효과 지터를 발생시킬 수가 있다. 게다가, 실제의 전송 선로와 같은 배선 등이 불필요하기 때문에, 간단한 구성으로 패턴효과지터를 발생시킬 수 있다.
상술한 신호 분석 수단은 입력 신호의 주파수 특성을 분석하는 것이 바람직하다. 입력 신호의 신호 패턴의 내용에 따라 전송선로에서 발생하는 패턴 효과 지터는 주로 입력 신호의 전압변화 상태, 즉 주파수에 의존하고 있다고 생각할 수 있다. 따라서, 입력 신호의 주파수 특성을 분석해 지터를 부가함으로써, 보다 실제에 가까운 패턴 효과 지터를 발생시키는 것이 가능하게 된다.
또, 상술한 신호 분석 수단은 입력 신호의 저역 성분을 통과시키는 필터를 갖고 있고 위상 조정 수단은 필터의 출력전압에 따라 위상 조정을 실시하는 것이 바람직하다. 이에 따라, 입력 신호의 주파수 특성을 용이하게 검출하는 것이 가능하게 된다.
또, 상술한 신호 분석 수단은 입력 신호의 저역 성분을 통과시키는 컷오프 주파수가 다른 복수의 필터와 복수의 필터의 출력전압을 합성하는 합성 수단을 가지고 있고, 위상 조정 수단은 합성 수단에 의한 합성 전압에 따라 위상 조정을 행하는 것이 바람직하다. 이에 의해, 입력 신호의 신호 패턴에 따라 가변 지터의 양을 조정할 수 있어 신호 패턴에 따른 적절한 패턴 효과 지터를 발생시키는 것이 가능하게 된다.
또, 상술한 필터에는 입력 신호와 역상의 신호가 입력되어 있는 것이 바람직하다. 혹은 상술한 위상 조정 수단은 소정의 전압으로부터 필터의 출력전압을 뺀 전압에 따라 위상 조정을 행하는 것이 바람직하다. 이에 의해, 입력 신호를 전송 선로에 통한 때에 변화 타이밍이 어긋나는 방향으로 입력 신호의 위화를 조정할 수 있어, 전송 선로를 통한 때에 발생하는 패턴 효과 지터를 재현하는 것이 가능하게 된다.
또, 상술한 신호 분석 수단은 필터의 출력전압의 이득 조정을 행하는 이득 조정 수단을 갖는 것이 바람직하다. 특히, 상술한 이득 조정 수단에 의해 조정되는 이득은 전송선로에 의한 신호 손실의 정도에 따라 설정되는 것이 바람직하다. 이에 따라 상정되는 전송선로의 특성을 고려하여 신호의 위상 조정을 행할 수 있어, 여러 가지 전송 선로를 상정한 다종류의 패턴 효과 지터를 공통의 회로를 이용하여 발생시키는 것이 가능하게 된다.
또, 상술한 위상 조정 수단은 신호 분석 수단에 의한 분석 결과에 따라 참조 전압이 변경되는 차동증폭기인 것이 바람직하다. 혹은, 상술한 위상 조정 수단은 신호 분석 수단에 의한 분석 결과에 따라 참조 전압이 변경되는 전압 비교기인 것이 바람직하다. 상술한 위상 조정 수단은 신호 분석 수단에 의한 분석 결과에 따라 지연량이 변경되는 가변 지연 회로인 것이 바람직하다. 이에 따라, 전송 선로에 송출되는 신호 변화의 타이밍(신호의 위상)을 확실하고 용이하게 변경할 수 있다.
또, 상술한 신호 분석 수단과 위상 조정 수단은 입력신호를 출력하는 회로가 형성되어 있는 칩 혹은 모듈에 조립되는 것이 바람직하다. 이에 의해, 지터 발생 회로나 입력 신호를 출력하는 회로를 포함한 구성 전체의 소형화와 제조 공정의 간략화나 부품 점수의 삭감에 수반하는 코스트 다운 등이 가능하게 된다.
[도 1] 일실시 형태의 지터 발생 회로의 구성을 나타내는 도이다.
[도 2] 전송 선로에 의한 손실에 의해 발생하는 신호 감퇴의 설명도이다.
[도 3] 지터 발생 회로의 구체적 구성을 부분적으로 나타내는 회로도이다.
[도 4] 지터 발생 회로의 동작을 설명하는 도이다.
[부호의 설명]
1 지터 발생 회로
2 DUT(피측정 디바이스)
3 드라이버
10, 20 드라이버 입력 회로
30 이득 조정 회로
40 로우패스필터(LPF)
50, 52 가산 회로
60 드라이버 출력 회로
70 파형 정형 회로
100 제1회로
102, 104, 120, 202, 204, 220 트랜지스터
106, 206 가변정전류 회로
110, 112, 210, 212, 302, 310, 312, 314 저항
114, 214 콘덴서
122, 222, 304 정전류 회로
200 제2회로
이하, 본 발명을 적용한 일실시 형태의 지터 발생 회로에 대해, 도면을 참조하여 상세히 설명한다.
도 1은 일실시 형태의 지터 발생 회로의 구성을 나타내는 도이다. 도 1에 나타내듯이, 본 실시 형태의 지터 발생 회로(1)는 드라이버 입력 회로(10, 20), 복수의 이득 조정 회로(30), 복수의 로우패스필터(LPF)40(40A, 40B,…), 복수의 가산기(50), 1개의 가산기(52), 드라이버 출력 회로(60), 파형 정형 회로(70)를 구비하고 있다. 이 지터 발생 회로(1)는 DUT2와 이 DUT2를 향해 신호를 출력하는 드라이버(3)와의 사이에 설치되어 있어, 드라이버(3)로부터 DUT2를 향해 출력된 신호에 대해 신호 패턴의 내용에 따른 패턴 주기 지터를 부가하는 동작을 실시한다.
드라이버 입력 회로(10)는 일방의 입력단에 소정의 참조 전압(Vref)의 참조 신호가, 타방의 입력단에 드라이버(3)의 출력 신호가 입력된 차동증폭기이며, 드라이버(3)로부터 입력되는 신호와 동상의 신호를 출력한다. 참조 전압(Vref)은 드라이버(3)로부터 입력되는 신호와 로우레벨과 하이레벨의 평균 전압(50%)으로 설정되어 있다. 드라이버 입력 회로(10)로부터 출력되는 신호는 차동증폭기에 의해 구성되는 드라이버 출력 회로(60)에 입력된다. 또한, 드라이버 입력 회로(20)는 일방의 입력단에 드라이버(3)의 출력 신호가 타방의 입력단에 소정의 참조 전압(Vref)의 참조신호가 입력된 차동증폭기이며, 드라이버(3)로부터 입력되는 신호와 역상의 신호를 출력한다. 이들 2개의 드라이버 입력 회로(10, 20)는, 같은 구성의 차동증폭기가 이용되지만, 입력되는 2개의 신호의 관계가 반대로 되어 있다. 각각의 이득 조정 회로(30)는 외부로부터 입력되는 제어 데이터(S1, S2,…)에 의해 이득이 설정 가능하고, 드라이버 입력 회로(20)로부터 출력되는 신호를 각각 설정된 이득으로 증폭 혹은 감퇴하여 출력한다. 각각의 로우패스필터(40)(40A, 40B, …)는 대응하는 이득 조정 회로(30)를 통한 후의 신호의 저역 성분을 통과시킨다. 본 실시형태에서는 상술한 이득 조정 회로(30)와 로우패스필터(40)로 이루어지는 처리계통이 복수 조 구비되어 있다. 각각의 가산기(50)는 이들 복수조의 처리 계통에 포함되는 복수의 로우패스필터(40)의 출력전압을 가산한다. 가산기(52)는 복수의 가산기(50)에 의해 가산된 전압과 소정의 전압VBB-DC를 가산해 참조전압VBB 을 생성한다. 이 참조 전압VBB는 드라이버 출력 회로(60)에 입력된다. 드라이버 출력회로(60)는 드라이버 입력 회로(10)로부터 출력된 신호와 가산기(52)로부터 출력된 참조 전압VBB의 참조 신호가 입력되어 있고 이들 2개의 신호를 이용한 차동증폭을 행한다. 드라이버 출력 회로(60)로부터 출력되는 신호는 파형 정형 회로(70)에 의해 파형 정형된 후에 지터 발생 회로(1)로부터 출력되어 DUT2의 입력 핀 혹은 입출력 핀에 입력된다.
상술한 복수의 로우패스필터(40)가 신호 분석 수단에, 1개의 가산기(52), 1개의 드라이버 출력 회로(60)가 위상 조정 수단에, 복수의 가산기(50)가 합성 수단에, 복수의 이득 조정 회로(30)가 이득 조정 수단에 각각 대응한다.
본 실시 형태의 지터 발생 회로(1)는 이러한 구성을 갖고 있고 다음으로 그 동작을 설명한다. 복수의 로우패스필터(40A, 40B…)의 각각은 다른 컷오프 주파수가 설정되어 있어 다른 주파수 성분을 통과시킨다. 실제의 전송 선로에서 발생하는 지터를 1개의 필터로 재현 하는 것이 곤란한 경우는 각각의 필터의 출력을 조합하거나, 몇 개의 필터를 바꾸어 동작시키게 된다.
도 2는 DUT2가 실제로 실장되는 환경에 있어 이용되는 전송 선로에 의한 손실에 의해 발생하는 신호 감퇴의 설명도이다. 그리고 도 2에서는 신호의 감퇴 상태를 설명하기 위해 극단적으로 손실이 큰 경우가 나타나 있다. 도 2(A)에는 높은 주파수의 신호 패턴(A)의 신호가 전송 선로에 입력된 상태가 점선으로 나타나 있다.
DUT2에 접속된 전송선로에 있어서의 손실이 크면 신호의 전압이 로우레벨로부터 하이레벨로, 혹은 하이레벨로부터 로우레벨로 충분히 천이 하기 전에 다음 상태 변화가 발생한다. 이 때의 타이밍의 차이는 t10, tll이 된다. 또, 도 2(B)에는 낮은 주파수의 신호 패턴(C)의 신호가 전송 선로에 입력된 상태가 점선으로 나타나 있다. 전송 선로에 있어서의 손실이 크면 신호 전압이 로우레벨로부터 하이레벨로, 혹은 하이레벨로부터 로우레벨로 충분히 천이하는 때에 어느 정도의 시간을 필요로 하지만, 신호 패턴(C)의 경우에는 하이레벨 혹은 로우레벨의 기간이 길기 때문에 신호는 하이레벨 혹은 로우레벨에 가까운 전압 레벨까지 변화한다. 이 때의 타이밍의 차이는 t20(≠tl0), t21(≠t11)이 된다. 실제 전송 선로에는 도 2(C)에 나타내듯이 도 2(A)에 나타낸 신호와 도 2(B)에 나타낸 신호가 적당히 조합된 신호가 입력된다. 도 2(C)에 나타낸 예에서는, 이 때의 신호의 시작 타이밍의 차이(t30)는 도 2(B)에 나타낸 신호패턴(C)의 시작 타이밍의 차이(t20)와 동일해지지만, 종료 타이밍의 차이(t31)는 도 2(B)에 나타낸 신호 패턴(C)의 종료 타이밍의 차이(t21)와는 동일하지 않게 된다. 이와 같이, 전송선로에 입력되는 신호의 패턴에 따라 시 작 타이밍이나 종료 타이밍이 어긋나는 양이 변동한다. 본 실시 형태에서는 여러 가지 패턴의 신호의 조합으로 생기는 낮은 주파수 성분을 복수의 로우패스필터(40A, 40B,…)를 이용함으로써 검출하고 있다.
각각의 로우패스필터(40)의 전단에 설치된 각각의 이득 조정 회로(30)는 드라이버 입력회로(20)로부터 출력되는 전압에 대해, 제어 데이터(S1, S2,…)에 따라 설정되는 이득으로 신호의 증폭 혹은 감퇴를 실시한다. 상정하고 있는 전송 선로의 길이나 형상 등에 따라 특성(손실의 양이나 손실의 주파수 의존성)은 다르다. 이 때문에, 입력 신호가 같더라도 전송 선로를 통한 후의 감퇴의 정도가 다르다. 상정하고 있는 전송 선로에 대응하는 패턴 효과 지터를 발생시키기 위해, 제어 데이터(S1, S2,…)의 내용이 변경되어 각 이득 조정 회로(30)에 있어서의 이득이 가변으로 설정된다. 예를 들면, 수많은 특성을 갖는 복수의 전송 선로에 대해, 제어 데이터(S1, S2,…)를 어떠한 값으로 설정한 때에 각 전송 선로에 대응 하는 적절한 패턴 효과 지터를 발생시키는 것이 가능한가를, 미리 실험이나 시뮬레이션 등에 의해 구해 두고, 실제로 사용되는 전송 선로의 특성을 측정하여 이 측정된 특성에 대응하는 제어데이터(S1, S2…)를 이용하도록 하면 좋다.
복수의 가산기(50)에서는 복수의 로우패스필터(40)의 각각의 출력전압을 가산(합성)한다. 또, 가산기(52)는 소정의 전압 VBB-DC에 복수의 가산기(50)에 의해 가산된 전압을 가산함으로써 참조전압VBB의 참조 신호를 생성하고, 이 생성한 참조 신호를 드라이버 출력 회로(60)에 입력한다. 예를 들면, 입력 신호의 로우레벨과 하 이레벨의 평균 전압(50%의 전압)이 소정의 전압 VBB-DC로서 이용되고 있고, 이 전압 VBB-DC에 각 로우패스필터(40)를 이용해 입력 신호의 주파수 성분을 분석해 얻어진 최종단의 가산기(50)의 출력전압이 중첩되고, 드라이버 출력 회로(60)에 입력된다. 따라서, 드라이버 출력 회로(60)에 입력되는 참조 신호의 전압 레벨을 입력 신호의 주파수에 따라 변화시킬 수가 있어 이 참조 신호의 전압 레벨에 대한 차분증폭출력으로 하여 얻어지는 신호의 시작 타이밍 및 종료 타이밍을 입력 신호의 신호패턴의 내용에 따라 조정하는 것이 가능하게 된다.
이와 같이, 본 실시 형태의 지터 발생 회로(l)에서는 입력 신호의 신호 패턴의 내용에 따라 입력 신호의 위상을 조정함으로써, 이 신호패턴의 내용에 따라 실제의 전송 선로에 있어 발생하는 지터와 같은 패턴 효과 지터를 발생시킬 수 있다.게다가, 실제의 전송 선로와 동일한 배선 등이 불필요하기 때문에, 간단한 구성으로 패턴 효과 지터를 발생시킬 수 있다.
또, 입력 신호를 각각의 로우패스필터(40A, 40B,…)를 통하게 함으로써, 입력 신호의 주파수 특성을 용이하게 검출하는 것이 가능하게 된다. 특히, 컷오프 주파수가 다른 복수의 로우패스필터(40A, 40B, …)를 이용함으로써, 여러 가지 신호 패턴에 따라 가변의 위상 조정을 행할 수 있고, 신호 패턴에 따른 적절한 패턴 효과 지터를 발생시키는 것이 가능하게 된다. 또, 각각의 로우패스필터(40)의 출력전압의 이득 조정을 행함으로써(도 1에 나타내는 구성에서는 각각의 로우패스필터(40)의 전단에 설치된 각각의 이득 조정 회로(30)에 의해 이득 조정이 행해지고 있다), 상정되는 전송 선로의 특성을 고 려하여 신호의 위상 조정을 행할 수가 있어 여러 가지 전송 선로를 상정한 다종류의 패턴 효과 지터를 공통의 지터 발생 회로(1)을 이용해 발생시키는 것이 가능하게 된다. 게다가 드라이버 출력 회로(60)로서 차동증폭기를 이용함으로써, 지터 발생 회로(1)으로부터 출력되는 신호의 변화 타이밍(신호의 위상)을 확실하고 용이하게 변경할 수가 있다.
또, 한편의 드라이버 입력 회로(10)로부터 출력되는 신호와 역상의 신호를 타방의 드라이버 입력 회로(20)로부터 출력함으로써, 입력 신호를 전송선로에 통하게 한 때에 변화 타이밍이 어긋나는 방향으로 입력 신호의 위상을 조정할 수 있어 상정되는 전송 선로를 통하게 한 때에 발생하는 패턴 효과 지터를 재현하는 것이 가능하게 된다.
또, 본 실시 형태의 지터 발생 회로(1)는 DUT(2)와 드라이버(3)의 사이에 설치했기 때문에, DUT(2)에 대해 각종 시험을 실시하는 반도체 시험 장치의 퍼포먼스 보드나 소켓 보드에 외부부착 할 수가 있어 반도체 시험 장치의 구성을 바꾸는 일 없이 반도체 시험 장치로부터 DUT(2)에 입력하는 신호에 지터를 부가하는 것이 가능하게 된다.
도 3은 지터 발생 회로(1)의 구체적 구성을 부분적으로 나타내는 회로도이다. 도 3에 나타내는 구성은 도 1에 나타낸 드라이버 입력 회로(20)로부터 가산기(52)까지의 구체적 구성을 2개의 처리 계통에 대해 나타낸 것이다. 도 3에 나타내는 구성은 일방의 처리 계통에 대응하는 제1회로(100)와 타방의 처리 계통에 대 응하는 제2회로(200)와 소정의 전압VBB-DC를 발생하는 트랜지스터 (300), 저항(302) 및 정전류 회로(304)와 소정의 전압VBB-DC에 2개의 처리 계통의 출력전압을 가산하는 3개의 저항(310, 312, 314)을 포함하고 있다.
제1회로(l00)는 차동증폭기를 구성하는 2개의 트랜지스터(102, 104)와 이들 2개의 트랜지스터(102, 104)의 에밋터에 공통으로 접속되는 가변정전류 회로(106)와 2개의 트랜지스터(102, 104)의 각각의 콜렉터에 개별적으로 접속되는 부하저항으로서의 저항(110, 112)과 일방의 저항(110)에 병렬로 접속된 콘덴서(114)와 트랜지스터(102)의 콜렉터에 접속된 트랜지스터(120) 및 정전류 회로(122)를 갖고 있다.
일방의 트랜지스터(102)의 베이스에는 드라이버(3)로부터 출력된 신호가 입력된다. 타방의 트랜지스터(104)의 베이스에는 소정의 참조 전압(예를 들면 트랜지스터 (102)에 입력되는 신호의 로우레벨과 하이레벨의 평균 전압) VR을 갖는 참조 신호가 입력된다. 따라서, 일방의 트랜지스터(102)에 입력된 신호와 역상의 신호가 이 트랜지스터(102)의 콜렉터로부터 출력된다. 이 출력 신호의 전압 레벨은 제어 데이터(S1)에 의해 가변정전류 회로(106)의 정전류 출력치를 변경함으로써 가변할 수 있다. 트랜지스터(102)의 콜렉터로부터 출력되는 신호는 저항(110)과 콘덴서(114)에 의해 구성되는 로우패스필터에 의해 평활되고 이들 소자 정수(저항값과 정전 용량치)로 정해지는 컷오프 주파수 이하의 저역 성분만이 트랜지스터(120)를 통해 출력된다. 2개의 트랜지스터(102, 104)가 드라이버 입력 회로(20)에, 저 항(110), 콘덴서(114)가 로우패스필터(40A)에, 가변정전류 회로(106)가 1개의 이득 조정 회로(30)에 각각 대응한다.
또, 제2회로(200)는 차동증폭기를 구성하는 2개의 트랜지스터(202, 204)와 이들 2개의 트랜지스터(202, 204)의 에밋터에 공통으로 접속되는 가변정전류 회로(206)와 2개의 트랜지스터(202, 204)의 각각의 콜렉터에 개별적으로 접속되는 부하 저항으로서의 저항(210, 212)과 일방의 저항(210)에 병렬로 접속된 콘덴서(214)와 트랜지스터(202)의 콜렉터에 접속된 트랜지스터(220) 및 정전류 회로(222)를 갖고 있다. 제2회로(200)의 구성 및 각 부의 동작은 기본적으로 제1회로(100)의 구성 및 각 부의 동작과 같고, 저항(210) 및 콘덴서 (214)에 의해 구성되는 로우패스필터(40B)의 컷오프 주파수만이 차이가 달라진다. 예를 들면, 제1회로(100)에 포함되는 저항(110)과 콘덴서(114)에 의해 구성되는 로우패스필터(40A)의 컷오프 주파수 쪽이 제2회로(200)에 포함되는 저항 (210)과 콘덴서(214)에 의해 구성되는 로우패스필터(40B)의 컷오프 주파수보다 높게 설정되어 있다. 이 때문에, 제1회로(100)에서는 입력 신호의 역상의 신호의 고주파 성분까지의 각 주파수 성분의 검출이 가능하고, 제2 회로(200)에서는 입력 신호의 역상의 신호의 저주파 성분의 검출이 가능해진다.
제1회로(100), 제2회로(200) 및 전압 VBB-DC를 발생하는 트랜지스터(300)의 각 출력단은 3개의 저항(310, 312, 314)을 통해 접속되고 있고 이 접속점으로부터 소정의 전압 VBB-DC에 2개의 처리 계통의 출력전압이 중첩된 참조 전압VBB의 참조 신호 가 출력된다.
도 4는 지터 발생 회로(1)의 동작을 설명하는 도이다. 도 4(A)에는 드라이버 입력 회로(10)로부터 출력되는 신호와 참조 전압VBB과의 관계가, 도 4(B)에는 지터가 부가된 드라이버 출력 회로(60)의 출력 신호가 각각 나타나 있다.
로우레벨이 계속된 후에 로우레벨과 하이레벨이 빈번하게 바뀌는 주파수가 높은 신호가 입력되면(도 4(A)의 기간 T1), 그 패턴 변화에 대응한 주파수 성분이 제1회로(100) 및 제2회로(200)에 의해 검출되어 입력 신호의 레벨 변화에 맞추어 변동하는 참조 전압VBB가 생성되고, 이 참조 전압VBB에 대응하는 지터가 부가된 신호가 드라이버 출력 회로(60)로부터 출력된다(도 4(B)의 기간 T1). 또한, 로우레벨과 하이레벨이 바뀌는 주파수가 낮아지면(도 4(A)의 기간 T2), 이 낮은 주파수 성분을 갖는 입력 신호의 레벨 변화에 맞추어 변동하는 참조 전압 VBB가 생성되어 이 참조 전압VBB에 대응하는 지터가 부가된 신호가 드라이버 출력 회로(60)로부터 출력된다(도 4(B)의 기간 T2). 도 4(B)에서는 지터가 부가되지 않는 파형이 점선으로, 지터가 부가된 파형이 실선으로 나타나 있다.
본 발명은 상기 실시형태로 한정되는 것은 아니고, 본 발명의 요지의 범위 내에 있어 여러 가지의 변형 실시가 가능하다. 상술한 실시 형태에서는 차동증폭기에 의해 구성된다. 드라이버 출력 회로(60)를 이용해 신호의 위상 조정을 행했지만, 차동증폭기 대신에, 전압 비교기나 가변 지연 회로를 이용하도록 해도 좋다. 전압 비교기를 이용한 경우에는 플러스 입력 단자에 드라이버 입력 회로(10)의 출 력 신호를 입력하고, 마이너스 입력 단자에 참조 전압BB의 참조 신호를 입력하면 좋다. 또, 가변 지연 회로를 이용한 경우에는 참조 전압VBB에 따라 지연량을 설정하면 좋다.
상술한 실시 형태에서는, 복수의 로우패스필터(40A, 40B,…)를 이용하여 입력 신호의 신호패턴의 내용(주파수 특성)을 분석하도록 했지만, 일부 혹은 전부의 로우패스필터를 밴드, 패스 필터나 하이 패스 필터에 옮겨놓도록 해도 괜찮다. 또, 필터 이외의 구성, 예를 들면 미리 검출 대상이 되는 복수의 신호 패턴(비교 패턴)을 준비해 두고, 입력 신호와 이들 복수의 비교패턴과의 상관을 구하여 입력 신호의 신호 패턴의 내용을 분석하도록 해도 좋다.
또, 상술한 실시 형태에서는, 지터 발생 회로(1)내에서 드라이버 입력 회로(10)와 드라이버 출력 회로(60)를 직접 접속했지만, 드라이버 입력 회로(10)와 드라이버 출력 회로(60)와의 사이에 지연 회로를 삽입하도록 해도 좋다. 지연 회로를 삽입함으로써, 드라이버 입력 회로(10)로부터 출력되는 신호의 위상을 조정하는 것이 가능해진다.
또, 상술한 실시 형태에서는 지터 발생 회로(1)를 드라이버(3)와 DUT(2)의 사이에 설치했지만, 드라이버(3)의 전단에 설치하도록 해도 좋다. 이 경우에는 지터 발생 회로(1) 내의 파형 정형 회로(70)를 생략하여 드라이버 출력 회로(60)의 출력 신호를 드라이버(3)에 직접 입력해도 좋다. 드라이버(3)(입력 신호를 출력하는 회로)이나 그 전단에 설치된 각종 회로(미도시)가 1칩 혹은 1개의 모듈의 일부 로서 형성되어 있는 경우에, 지터 발생 회로(1)를 이들 칩 혹은 모듈에 조립하도록 해도 좋다. 이에 의해, 지터 발생 회로(1)나 드라이버(3) 등을 포함하는 회로의 소형화와 제조 공정의 간략화나 부품 점수의 삭감에 수반하는 코스트 다운 등이 가능하게 된다.
본 발명에 의하면, 입력 신호의 신호 패턴의 내용에 따라 입력 신호의 위상을 조정함으로써, 이 신호 패턴의 내용에 따라 전송 선로에 있어 발생하는 지터와 같은 패턴 효과 지터를 발생시킬 수 있다. 게다가, 실제의 전송 선로와 같은 배선 등이 불필요하기 때문에 간단한 구성으로 패턴 효과 지터를 발생시킬 수가 있다.

Claims (14)

  1. 입력 신호의 신호 패턴의 내용을 분석하는 신호 분석 수단과,
    상기 신호 분석 수단에 의한 분석 결과에 따라, 상기 입력 신호를 전송 선로를 통하게 한 때에 변화타이밍이 어긋나는 방향으로 상기 입력 신호의 위상을 조정한 신호를 출력하는 위상 조정 수단을 구비하고,
    상기 입력 신호의 위상을 조정함으로써 지터를 부가하는, 지터 발생 회로.
  2. 제1항에 있어서,
    상기 신호 분석 수단은 상기 입력 신호의 주파수 특성을 분석하는, 지터 발생 회로.
  3. 제1항에 있어서,
    상기 신호 분석 수단은 상기 입력 신호의 저역 성분을 통과시키는 필터를 가지며,
    상기 위상 조정 수단은 상기 필터의 출력전압에 따라 위상 조정을 행하는, 지터 발생 회로.
  4. 제1항에 있어서,
    상기 신호 분석 수단은 상기 입력 신호의 저역 성분을 통과시키는 컷오프 주 파수가 다른 복수의 필터와, 상기 복수의 필터의 출력전압을 합성하는 합성 수단을 가지며,
    상기 위상 조정 수단은 상기 합성 수단에 의한 합성 전압에 따라 위상 조정을 행하는, 지터 발생 회로.
  5. 제3항에 있어서,
    상기 필터에는 상기 입력 신호와 역상의 신호가 입력되는, 지터 발생 회로.
  6. 제3항에 있어서,
    상기 위상 조정 수단은 소정의 전압으로부터 상기 필터의 출력전압을 뺀 전압에 따라 위상 조정을 행하는, 지터 발생 회로.
  7. 제4항에 있어서,
    상기 필터에는 상기 입력 신호와 역상의 신호가 입력되는, 지터 발생 회로.
  8. 제4항에 있어서,
    상기 위상 조정 수단은 소정의 전압으로부터 상기 필터의 출력전압을 뺀 전압에 따라 위상 조정을 행하는, 지터 발생 회로.
  9. 제3항에 있어서,
    상기 신호 분석 수단은 상기 필터의 출력전압의 이득 조정을 행하는, 지터 발생 회로.
  10. 제9항에 있어서,
    상기 이득 조정 수단에 의해 조정되는 이득은 상기 전송 선로에 의한 신호 손실의 정도에 따라 설정되는, 지터 발생 회로.
  11. 제1항에 있어서,
    상기 위상 조정 수단은 상기 신호 분석 수단에 의한 분석 결과에 따라 참조 전압이 변경되는 차동증폭기인, 지터 발생 회로.
  12. 제1항에 있어서,
    상기 위상 조정 수단은 상기 신호 분석 수단에 의한 분석 결과에 따라 참조 전압이 변경되는 전압 비교기인, 지터 발생 회로.
  13. 제1항에 있어서,
    상기 위상 조정 수단은 상기 신호 분석 수단에 의한 분석 결과에 따라 지연량이 변경되는 가변 지연 회로인, 지터 발생 회로.
  14. 상기 신호 분석 수단과 상기 위상 조정 수단은 상기 입력 신호를 출력하는 회로가 형성되어 있는 칩 또는 모듈에 조립되는, 지터 발생 회로.
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